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Referat Aufbau von grundgattern - methodisch-didaktische hinweise


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AUFBAU VON GRUNDGATTERN

1  ALLGEMEINE LERNZIELE

Die Scler     beschreiben die wichtigsten Grundgatter einschließlich ihrer logischen Funktion; vollziehen die Entwicklung des JK-Flip-Flops aus dem RS-Flip-Flop nach; stellenr ein FF durch Überlegung das logische Verhalten auf (tabellarisch); überprüfen die theoretischen Überlegungen praktisch;


leiten exemplarisch (z.B. RS-Flip-Flop) die mathematische Übergangsfunktion aus dem logischen

Verhalten ab (ohne Kenntnisse aus der Schaltalgebra);

beschreiben die einzelnen Zustände eines Flip-Flops nach dem Master-Slave-Prinzip;

nehmen eine Unterscheidung zwischen statischen und dynamischen Flip-Flops vor und addieren zwei

Zahlen im Dualsystem;

geben für obigen Vorgang eine elektronische Schaltung an;

beschreiben die Bedeutung des Übertrages (Analogie zum Zehnersystem);

unterscheiden Voll- und Halbaddierer hinsichtlich ihrer Bedeutung.

2  METHODISCH-DIDAKTISCHE HINWEISE

mtliche Experimente können sowohl mit den integrierten Schaltungen der Serie SN 7.. (TTL, bipolare Transistoren) als auch mit denen der Serie CD 40(CMOS-Transistoren) durchgeführt werden. Die teilweise preiswertere TTL-Serie bietet den Vorteil der geringeren Empfindlichkeit gegenüber statischen Aufladungen, d.h. die Handhabung der IC's ist im allgemeinen problemlos. Dies ist bei der CMOS-Serie nicht unbedingt der Fall; unachtsames Handhaben der IC's kann bereits zur Zerstörung führen. Allerdings besteht gegenüber der

TTL-Serie der Vorteil des weiten Versorgungsspannungsbereiches (2-12

Volt).

Die in dieser Arbeit angegebenen Schaltungen beziehen sich im allgemeinen auf IC's der TTL-Serie. Diese sind jedoch ohne weiteres auf solche der CMOS-Serie übertragbar. Im Anhang findet man entsprechende Tabellen, die angeben, welcher CMOS-Baustein von der Funktion her einem TTL-Baustein entspricht.

Im folgenden werden die Spannungszusnde durch die beiden auch in der Fachliteratur üblichen Angaben beschrieben.10)

Low(L) für 0 Volt (Schalter Aus) High(H) für 5 Volt (Schalter Ein)


Abbildung 4-1 Verschiedene Gehäu- sebauformenr integrierte Schaltun- gen (Texas Instruments): a) Flat-Pack (Flachgehäuse); b) TO 5 (Rund- gehäuse); c) Dual-in-Line-Gehäuse


Für integrierte Schaltungen gibt es verschiedene Gehäuseformen (Abbildung 4-1). Für die hier angegebenen IC's findet man fast ausnahmslos das sogenannte DIL-Gehäuse (Dual-in-Line), was sich auf die zweireihig ausgeführten Anschlüsse bezieht. Die anderen beiden Bauformen findet man häufig bei analogen integrierten Schaltungen (Flat-Pack, das Flachgehäuse) und Operationsversrker (T0 5 mit 8

Anschlüssen). Abbildung 4-2 zeigt die Größenverhältnisse zwischen der

eigentlichen inegrierten Schaltung und dem DIL-Gehäuse 11. Der kleine


schwarze Punkt in der Mitte entspricht dem eigentlichen IC, der Rest ist nur durch die Größe der “Anschlußfüße” bedingt. Die Verbindung zwischen den Anschlüssen und dem IC erfolgt durch kleine Goldfäden. Tabelle 4-1 zeigt die wichtigsten Grenzdaten und Abbildung 4-3 noch die Gehäuseabmessungen der TTL-Schaltungen mit DIL-Gehäusen.

10 Es sind auch andere Bezeichnungen zu finden, z.B. 0r Low und 1r High.

11 Gilt sinngemäß auchr andere Gehäuseformen.


Abbildung 4-2 Größenverhältnisse zwischen IC und Gehäuse (Texas Instruments)

2.1  TTL-SERIE (TRANSISTOR-TRANSISTOR-LOGIK) - STATISCHE DATEN

Grenzdaten  sind  absolute  Grenzwerte,  bei  deren  Überschreitung die  integrierte  Schaltung  zerstört  werden  kann. Typische Kenndaten sind statistisch erfaßte Mittelwerte, die durch Angabe eines garantierten Streubereichs ergänzt werden (worst case).

Diese Daten gelten bei der Versorgungsspannung US=5V und der Umgebungstemperatur TU=25°C wenn nicht anders angegeben.

Speisespannung

US

0 bis 7

V

Eingangsspannung

Ui

0 bis 5,5

V

Betriebstemperatur bei FL101 (Bereich1)

TU

0 bis 70

°C

Lagertemperatur

Ts

-65 bis 125

°C

 
Tabelle 4-1 Grenzwerte (geltenr alle Typen)

 

 

 

Abbildung 4-3 Statische Daten und Gehäusebauformen der TTL-Serie SN 7. (Siemens)

3  VERSUCHE UND AUFGABEN


Abbildung 4-4 RS-Flip-Flop aus diskreten

Bauelementen

auf das Verhalten des getakteten FF's?


Versuch 1: Bauen Sie ein RS-Flip-Flop aus diskreten Bauelementen auf und überprüfen Sie dabei, was passiert, wenn der gemeinsame Emitterwiderstand RE kurzgeschlossen wird.

Versuch 2: Bauen sie ein D-Flip-Flop entsprechend der angegebenen Schaltung auf und überprüfen Sie dabei den logischen Zusammenhang zwischen den Eingangs- und Ausgangsgrößen.

Versuch 3: Bauen Sie ein D-Flip-Flop mit Hilfe von NICHT-ODER- Gattern auf. Andert sich dadurch der logische Zusammenhang gegenüber einem D-Flip-Flop, aufgebaut aus NICHT-UND-Gattern?

Versuch 4: Bauen Sie eine Schaltung entsprechend Abbildung 4-10 auf und überprüfen Sie die Behauptung, daß die erwähnten unerlaubten Zustände wieder möglich sind.

Bauen  Sie  die  gleiche  Schaltung  unter  Verwendung von NICHT-ODER-Gattern auf. Hat dies Konsequenzen


Versuch  5:  Entwerfen  und  testen  Sie  einen  1-Bit-Halb-  Addierer,  der  keine  EXCLUSIV-ODER-Gatter verwendet.

Entwerfen und testen Sie einen 4-Bit-Addierer mit Übertragsausgang.

Aufgabe  1:  Zeigen  Sie,  daß  der  in  Abbildung  4-15  dargestellte  1-Bit-Volladdierer  SN  74H183  sich prinzipiell nicht von den angegebenen Addierern unterscheidet (mit Hilfe von Wahrheitstabellen).

Aufgabe 2: Erklären Sie, wieso es nur 1-Bit-Halbaddierer, nicht jedoch n-Bit-Halbaddierer (n > 1) zu erwerben gibt.

4  SACHANALYSE

1  GRUNDGATTER


Abbildung 4-5 TTL-Technik


Es werden hier nur die wichtigsten Grundschaltungen angegeben, die mit Ausnahme des EXCLUSIV-ODER-Gatters nicht bereits aus einer Kombination anderer Schaltungen bestehen. Tabelle 4-2 zeigt dabei auch zum Vergleich die Schaltsymbole entsprechend der DIN-Norm und die logische Funktion der einzelnen Gatter.12 Die Bezeichnung TTL-Serie leitet sich aus dem Aufbau der integrierten Schaltungen ab; diese sind entsprechend Abbildung 4-5 vorrangig aus Transistoren aufgebaut.13

2  FLIP-FLOPS

Die sogenannten Flip-Flops14), im folgenden meist kurz als FF bezeichnet, sind die Grundlage fast mtlicher digitaler Schaltungen, so d ihnen eine entsprechend große Bedeutung zukommt. Es soll daher aus dem einfachsten FF, dem RS-Flip- Flop, sukzessiv das am häufigsten angewendete, das JK-Flip- Flop, entwickelt werden.

3  RS-FLIP-FLOP


Im Gegensatz zum schaltungstechnisch verwandten astabilen Multivibrator (Abbildung 3-8) ist das RS-FF in der Lage, zwei stabile Schaltungszusnde einzunehmen. Man spricht daher auch vom bistabilen Multivibrator. Der Vollsndigkeit halber sei noch darauf hingewiesen, d es noch den monostabilen Multivibrator gibt, der einen stabilen und einen instabilen Zustand einnehmen kann (häufig als Monoflop bezeichnet)15)

[12]  Siehe auch: Neue Schaltzeichen der Digitaltechnik, ELEKTRONIK Arbeitblatt Nr. 109, Teil 1 -3, (1987) Heft

1-3, Franzis Verlag, München.

[13] TTL: Transistor-Transistor-Logik; DTL: Dioden-Transistor-Logik. [14]  engl.: Kippschalter, als normaler Ein-Ausschalter.

[15]   Der monostabile Multivibrator findet sehr häufig Anwendung in den Treppenhauslicht-Automaten; nach einem EIN-Impuls durch das Drücken des Licht-Tasters geht das Licht nach ca. 5 Minuten wieder aus, der Automat geht wieder in den stabilen Zustand über.


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altes Symbol

neues Symbol nach DIN 40700

Anwendung im IC

Funktion

A         B

1    

A                B

14     13    12    11    10     9      8

+

SN 7404

-

1      2      3      4      5     6      7

Die Variable B am Ausgang nimmt nur dann den Wert 0 an, wenn die Variable am Eingang den Wert 1 hat.

Inverter (NOT)

A1            B A2

A1       & 

A          B

14          13     12     11     10              9         8

+

SN 7400



-

1         2         3         4         5       6         7

Die Variable B am Ausgang nimmt nur dann

den Wert 0 an, wenn die Variablen an allen

Eingängen den Wert 1 haben.

Nicht-Und (NAND)

A1            B A2

A1      >1     

A2                 B

14     13     12    11     10     9                  8

+

-

1       2         3        4       5     6        7

Die Variable B am Ausgang nimmt nur dann

den Wert 0 an, wenn an mindestens einem

Eingang die Variable den Wert 1 hat.

Nicht-Oder (NOR)

A1       e   B A2

A1      =1     

A          B

14     13     12     11     10               9         8

+

e                             e

SN 7486

e                           e

-

1         2         3         4        5       6         7

Die Variable B am Ausgang nimmt nur dann

den Wert 1 an, wenn an einem und nur an einem

Eingang die Variable den Wert 1 hat.

Exclusiv-Oder (EXOR)

 
Tabelle 4-2 Zusammenstellung der wichtigsten logischen Gatter

 

 

 

 

 

 

 
2                                                     

 

 

 

 

 

 

 
                                       2


Abbildung 4-6 RS-Flip-Flop (bistabiler Multivibrator)

Das astabile Verhalten der Schaltung nach Abbildung 3-8 wurde durch die beiden Kondensatoren C1 und C2 bewirkt. Verzichtet man auf diese und ßt die Verbindungen jedoch bestehen,  so  erhält  man  eine  Schaltung  entsprechend Abbildung 4-6.16 Entscheidend ist wieder dieckführung,denn nur dadurch wird erreicht, d nach dem Wegfall eines Signals am R- oder S-Eingang sich der gerade eingestellte Ausgangszustand nicht gleich wieder ändert, sondern die Schaltung stabil bleibt. Abbildung 4-7 verdeutlicht diesen Effekt noch einmal anhand willkürlich gewählter Signalverufe.


Abbildung 4-7 Ein- und Ausgangssignale eines RS-Flip-Flops


Die Buchstaben R und S stehen stellvertretendr Rücksetzen (Reset) und Setzen (Set), woraus sich auch die Bezeichnung des FF's ableitet. Das mit diskreten Bauelementen aufgebaute FF (Abbildung 4-6) ßt sich mit Hilfe integrierter Schaltungen übersichtlicher darstellen (Abbildung 4-8), wobei die Funktionsweise identisch ist. Es besteht die Möglichkeit, sowohl NICHT-UND-Gatter als  auch NICHT-ODER-Gatter zu verwenden. Abbildung 4-8a/d betonen in der Darstellung die sogenannte Kreuzkopplung, während Abbildung 4-8b/e dieckführung des Ausganges auf den Eingang hervorheben.


Abbildung 4-8 zeigt das gültige Schaltsymbol eins RS-FF's, welches jedoch nicht erkennen ßt, ob das FF aus NICHT-

UND oder NICHT-ODER-Gattern aufgebaut ist. Dies ergibt sich immer erst aus dem logischen Zusammenhang zwischen den Eingangs- und Ausgangsgrößen (Tabelle 4-3 Logisches Verhalten eines RS-Flip-Flops).

 

 

 
Je nach Art des FF's erhält man ein unterschiedliches Verhalten in bezug auf die Eingangskombinationen. Das grundsätzliche Verhalten ist dabei identisch. Zum einen ergibt sichr die Eingangskombination R=S=Low (NICHT- UND-Gatter) und zum anderenr R=S=High NICHT-ODER-Gatter) eine unzulässige Ausgangskombination, nämlich Q= Q ;  d.h.  in  diesem  Fall  ist  Q  nicht  das  Negat  von  Q.  Dieser  Zustand  kann  nur  vermieden  werden,  wenn ausschließlich ein Ausgang (Q oder Q ) berücksichtigt oder die entsprechende Eingangskombination nicht zugelassen wird. Aus der Tabelle 4-3 erhält man durch einfache Überlegung ohne jegliche Kenntnis der Schaltalgebra die Übergangsfunktion eines RS-FF's:

16 Vgl. auch Abbildung bei der Versuchsbeschreibung 1.



 
Qt 1   S R Qt

 
Qt 1   S S Qt


Abbildung 4-8 RS-Flip-Flop

a) bestehend aus NICHT-UND-Gattern (Kreuzkopplung)

b) Hervorhebung derckführung c) Schaltsymbol

d) bestehend aus NICHT-ODER-Gattern (Kreuzkopplung)

e) Hervorhebung derckführung

; mit RS=Highr RS-FF mit NICHT-UND-Gattern                      Gl. 4-1

; mit RS=Lowr RS-FF mit NICHT-Oder-Gattern                       Gl. 4-2


Tabelle 4-3 Logisches Verhalten eines RS-Flip-Flops

Qt+1: Ausgangszustand nach dem i-ten Taktimpuls

a) RS-FF aus NICHT-UND-Gattern  b) RS-FF aus NICHT-ODER-Gattern

 

R

S

Q t+1

Q t +1

L

H

H

L

H

L

L

H

H

H

Q t

Q t

L

L

H

H

 
a)                                                                                                            Speicherzustand

R

S

Q t+1

Q t +1

L

H

H

L

H

L

L

H

H

H

L

L

L

L

Q t

Q t

 
unzussig

b)

unzussig

 
Speicherzustand

Durch die Angabe der Randbedingungen ist der unzussige Zustand formal ausgeschlossen, d.h. Q ist immer das Negat

von Q.

4  D-FLIP-FLOP

Die beim RS-FF auftretenden unzussigen Zusnde (vgl. Tabelle 4-3) können vermieden werden, wenn eine Eingangslogik sicherstellt, d z.B. grundsätzlich R ungleich S ist. Dies ist mit Hilfe eines einfachen Inverters entsprechend Abbildung 4-9 möglich. Soll das Speicherverhalten des RS-FF's erhalten bleiben, so muß ein taktabhängiger Eingang T geschaffen werden (Abbildung 4-9). Erst wenn an T ein Signal ansteht, wird der Informationseingang D ausgewertet. Tabelle 4-4 gibt den logischen Zusammenhang zwischen Eingangs- und Ausgangsgrößen an. Auch hier ßt sich ohne jede Kenntnis der Schaltalgebra die Übergangsfunktion des D-FF's bestimmen:



Qt1 D T Qt   T

t + 1:  Zeit nach der negativen Taktflanke


Gl. 4-3


Abbildung 4-9 D-Flip-Flop a) Schaltbild




b) Schaltsymbol

Tabelle 4-4 Logisches Verhalten eines D-Flip-Flops

 

D=S

R

T

Q t+1

H

L

Q t

H

H

L

L

L

Q t

L

H

H

 
D,R: Eingänge; T: Taktsignal; Q,Q : Ausgänge; Q(t+1): Ausgangszustand nach dem t-ten Taktimpuls

 
L L

H

H

 
Im Gegensatz zu Abbildung 4-8c muß das Schaltsymbolr ein D-FF den Takteingang T hervorheben und deutlich machen, daß die Ausgänge Q und Q unabhängig von den Eingangszusnden zueinander komplementär sind. Die dazu verwendeten Einzelsymbole erklärt zusammenfassend r alle anderen FF's Tabelle 4-5, mit dem sich dann auch das Schaltbild eines D-FF's hinreichend verstehen ßt.

 
Tabelle 4-5 Eruterungen zu den Flip-Flop-Schaltsymbolen

Flip-Flop mit definiertem Ausgangszustand (komplementäre Ausgänge)

Kennzeichnung der dynamischen und statischen Eingänge

Wirkung am Ausgang bei Übergang des Taktsignals von High auf Low Wirkung am Ausgang bei Übergang des Taktsignals von Low auf High Wirkung des Taktsignals während High-Signal

Wirkung des Taktsignals während Low-Signal

5  GETAKTETES RS-FLIP-FLOP


Bei der parallelen Informationsverarbeitung ist es wichtig, d mehrere FF's zur gleichen Zeit mit der Informationsverarbeitung beginnen. Dies ßt sich in Anlehnung an das D-FF mit einem getakteten RS-FF bewerkstelligen (Abbildung 4-10). Durch eine Eingangslogik ist sichergestellt, d erst mit einem High-Signal am Takteingang, auch Clock genannt, die Informationseingänge R und S ausgewertet werden.

Abbildung 4-10 Getaktetes RS-Flip-Flop          a) Schaltung  b) Schaltsymbol

Abbildung 4-11 Getaktetes RS-Flip-Flop nach dem MASTER-SLAVE-Prinzip


Abbildung 4-12 Schaltverhalten in Abhängigkeit des Taktimpulses

A: Slave vom Master trennen

B: Signal an R und S in den Master übertragen

C: R- und S-Eingang sperren

D: Information vom Master zum Slave übertragen

 
Die mit dem D-FF umgangenen Schaltungszusnde Q=Q sind beim getakteten RS-FF allerdings wieder möglich, denn seine Wirkungsweise unterscheidet sich nicht von einem normalen RS-FF.

 
Ein erweitertes Speicherverhalten erhält man durch Hintereinanderschalten zweier getakteter RS-FF's. Geht man jetzt noch zusätzlich davon aus, d das Taktsignal des zweiten FF's die Negation des Taktsignals des ersten FF's ist, so spricht  man  von  einem  FF  nach  dem  Master-Slave-Prinzip (Abbildung  4-11).  Das  Verhalten  des  eigentlichen Speichers (Slave)  ist  entsprechend Tabelle 4-3  abhängig vom Verhalten des  Zwischenspeichers (Master). Wann welcher Teil aktiv ist, verdeutlicht Abbildung 4-12; je nachdem, ob das Taktsignal von Low auf High oder umgekehrt wechselt, ändert eines der FF's seinen Ausgangszustand (in Abhängigkeit von den Eingängen). Man spricht daher auch von einem dynamisch gesteuerten FF, im Gegensatz zu den bislang statisch gesteuerten FF's.

 
Ein statisch gesteuertes Flip-Flop ändert seinen Ausgangszustand in Abhängigkeit der Eingänge solange, wie am Takteingang ein High- Signal anliegt (je nach Schaltungsart auch für ein Low-Signal möglich).

Ein dynamisch gesteuertes Flip-Flop ändert seinen Ausgangszustand in Abhängigkeit der Eingänge nur dann, wenn am Takteingang ein Übergang von einem High- auf ein Low-Signal erfolgt (je nach Schaltungsart auchr einen Übergang von Low auf High möglich).

6  JK-FLIP-FLOP NACH DEM MASTER-SLAVE-PRINZIP

 
Das Master-Slave-FF nach Abbildung 4-11 hat ebenso wie das RS-FF den Nachteil der unerlaubten Ausgangszusnde, d.h.r eine bestimmte Eingangskombination ist der Ausgangszustand Q=Q möglich. Dies trifft zwar nur auf das erste FF, den Master, zu, schränkt jedoch die Anwendungsmöglichkeiten des gesamten FF's ein.17) Durch eine einfache schaltungstechnische Maßnahme wird erreicht, d grundsätzlich einer der beiden Eingänge R und S ein High-Signal aufweist, womit die Kombination R=S=Low umgangen wird (unter Becksichtigung von NICHT-UND-Gattern). Die

 
17  Nach Tabelle 4-3 ergibt sich unter Annahme eines RS-FF's bestehend aus NICHT-UND-Gatternr R=S=Low der Ausgangszustand Q=Q =High. Diese Ausgänge sind wiederum die Eingänge des folgenden FF's, des Masters. Besteht dieser ebenfalls aus NICHT-UND-Gattern, so erfolgt wiederum nach Tabelle 4-3, d sich wegen R=S=Highr den Ausgang des Slaves kein neuer Zusatnd ergibt, er zeigt Speicherverhalten.


 
Ausgänge Q und Q werden über Kreuz auf die Eingänge zurückgeführt. Dazu müssen diese entsprechend Abbildung 4-

13 erweitert werden. Um den Unterschied zu den bisherigen FF's deutlich werden zu lassen, werden die Eingänge des gesamten FF's jetzt mit J und K bezeichnet, woraus sich auch der Name des FF's ableitet.18)

Von den zur Verfügung stehenden Signaleingängen J1,,Jn bzw. K1,,Km handelt es sich um (n-1) bzw. (m-1) Vorbereitungseinnge; erst wenn diese mtlich ein High-Signal aufweisen, können die eigentlichen Eingänge Ji und Ki unter Voraussetzung eines vorhandenen Taktsignals ausgewertet werden.


Für die J- und K-Eingänge soll zur Vereinfachung im folgenden formal gelten:

J J1  J2 Jn

K K1  K2 Km


Gl. 4-4


Durch die Festlegung von


 
R*   J Q


bzw .


 
S*   K Q


Gl. 4-5


Abbildung 4-13 JK-Flip-Flop nach dem Master-Slave-Prinzip

a) Schaltbild b) Schaltsymbol     c) TTL-Baustein SN 74104 (FLJ 281)

wird erreicht, d grundsätzlich R oder S ein High-Signal aufweisen. Der Beweis dieser Behauptung erfolgt durch einfache Umformungen, wobei zum völligen Verständnis allerdings Kenntnisse der Schaltalgebra vonnöten sind. Die Formeln lassen sich jedoch durch Wahrheitstabellen überprüfen:

 

 
R*   S*    J Q K Q

 

 

 
J Q  K Q


J Q K Q

 

 

 
J K Q Q


Gl. 4-6


 
High;    da


Q Q High


Den logischen Zusammenhang zwischen den Ein- und Ausgangsgrößen zeigt Tabelle 4-6. Aus dieser ergibt sich auch die Übergangsfunktion eines JK-FF's nach dem Master-Slave-Prinzip zu


 

 
Qt 1    J Q(t ) K Q(t )  


Gl. 4-7


18  In der Regel verfügen JK-FF's dennoch über einen R- und einen S-Anschl. Diese sind jedoch unabhängig von den J- und K-Eingängen und dienen lediglich dazu, das JK-FF in eine wohldefinierte Ausgangslage zu bringen, z.B. Q=High.


J



K

Q t+1

L

L

Q t

L

H

L

H

L

H

H

H

Q t

 
Tabelle 4-6 Logisches Verhalten eines JK-Flip-Flops

 
J,K: Eingänge;

Q(t+1): Ausgangszustand nach dem t-ten Taktimpuls

JK-FF's eignen sich vor allen Dingen als Dualzähler, dennr J=K=High negiert sich der Ausgang Q mit jedem

Taktimpuls, d.h. mit jedem zweiten hat Q wieder seinen alten Zustand eingenommen.19)

5  ADDIERER R DAS DUALSYSTEM

Den Vorgang der schriftlichen Addition zeigt . Er ist hinreichend bekannt, denn es liegt das Zehnersystem zugrunde. Dieses kann in der vorliegenden Form nicht auf Digitalrechner übertragen werden. Der Rechner kann statt zehn nur zwei Zusnde unterscheiden. Zusätzlich zu den beiden Summanden ist eine Übertragszeile zu berücksichtigen, welche im allgemeinen nicht explizit erscheint, sondern implizit imKopf des Rechnenden gespeichert wird. Dies ist einem Digitalrechner oder einfach einer elektronischen Schaltung nicht möglich, so d dar zusätzliche Einrichtungen zu schaffen sind. Eine Addition im Dualsystem zeigt Formel 9, d.h. es sind nur die Ziffern 0 und 1 zulässig (analog zu

0..9 im Zehnersystem). Die Rechenregeln (Gl. 10) lassen sich ebenfalls aus dem Dezimalsystem ableiten.

Gl. 4-8

1 1 2

(Summand A)

+

8 9 3

(Summand B)

1 1

(Übertrag)


---------------

1 0 0 5                              (Ergebnis)

1        0       0       1        1                  (Summan^d A)

10

+         1      1       0      0      1                  (Summan^d B)


Gl. 4-9


 

 

 

 
1      0       0       1             1                                   (Übertrag)         10

1       0        1       1       0        0                  (Ergebn^is)

10


Rechenregeln

0 0 0

0 1 1

1 0 1

1 1 0 Übertrag 1


Gl. 4-10


 
In der digitalen Elektronik entspricht dabei der Ziffer 0 das Signal Low und der Ziffer 1 das Signal High.20) Die Rechenregeln (Gl. 9) geben bereits die Funktionsweise eines Halbaddierers vor. Tabelle 4-7a zeigt dies mit den Bezeichnungen L und H.

Die Addition zweier Summanden ohne Becksichtigung eventuell vorhandener

Überträge aus niederwertigen Stellen wird als Halbaddition bezeichnet.

Entsprechende Schaltungen heen Halbaddierer.

Ein Vergleich von Tabelle 4-7 mit den Funktionen der Grundgatter nach Tabelle 4-2 führt zu der Erkenntnis, d sich ein EXCLUSIV-ODER-Gatter (EXOR)r eine Addition eignet.r die Übertragsbildung muß jedoch noch ein UND- Gatter verwendet werden (Abbildung 4-14). Die Formeln (Gl.  4-8) zeigen, d bis auf die niederwertigste Stelle ein

19 Siehe dazu 5 Anwendungen der Flip-Flops

20 Man spricht dann von einer positiven Logik. Es ist auch eine negative Logik möglich Mit 0 High und 1Low.


Übertrag ungleich Low nicht ausgeschlossen werden kann. Ein Halbaddierer nach Abbildung 4-14 ßt sich daher nicht r eine mehrstellige Addition einsetzen.

Abbildung 4-14 Halbaddiererr zwei 1-Bit-Zahlen           a) Schaltbild    b) Schaltsymbol

 
Tabelle 4-7 gibt den Zusammenhang zwischen Ein- und Ausgangsgrößen an, wenn ein Übertrag aus einer vorhergehenden Stelle mit becksichtigt werden soll. Es sind primär zwei Halbadditionen vorzunehmen, zum einen die der beiden Summanden und zum anderen das aus der ersten Halbaddition folgende Ergebnis mit dem Übertrag aus der vorhergehenden Stelle. Hierbei kann natürlich sowohl bei der ersten als auch bei der zweiten Halbaddition ein erneuter Übertrag  entstehen,  nicht  jedoch  bei  beiden  gleichzeitig.  Die  schaltungstechnische  Realisation  erfolgt  durch Verwendung eines ODER-Gatters entsprechend Abbildung 4-15. Es wird jetzt im Gegensatz zur Halbaddition von der Volladdition gesprochen, d.h. Abbildung 4-14 zeigt das Schaltbild eines 1-Bit-Voll-Addierers.

Die Addition zweier Summanden mit Becksichtigung eines eventuell vorhandenen Übertrages aus der niederwertigen Stelle wird als Volladdition bezeichnet. Entsprechende Schaltungen heen Volladdierer.

a)                                                                                            b)

A

B

Summe

Übertrag

Ai

Bi

Üi-1

si

Üi

L

L

L

L

L

L

L

L

L

L

H

H

L

L

L

H

H

L

H

L

H

L

L

H

L

H

L

H

H

L

H

L

H

H

L

H

H

L

L

H

L

H

L

H

L

H

H

H

L

L

H

H

H

H

H

H

Tabelle 4-7 Zusammenhang zwischen Ein- und Ausgangsgrößen eines Addierers a) Halbaddierer b) Volladdierer

Ai,Bi : Summanden der i-ten Stelle  Üi-1 : Übertrag der niederwertigen Stelle i-1

Si : Summe der i-ten Stelle                  Üi: Übertrag der i-ten Stelle


Abbildung 4-15 Volladdiererr zwei 1-Bit-Zahlen            a) Schaltbild      b) Schaltsymbol

Für die Addition zweier n-Bit Zahlen betigt man also einen Halbaddiererr die niederwertigste Stelle und (n-1) Volladdiererr die verbleibenden Stellen. Man unterscheidet zusätzlich noch zwischen einer seriellen und einer parallelen Addition. Im ersten Fall wird grundsätzlich nur jeweils eine Stelle addiert, der Übertrag dann zur nächsten Stelle, der höherwertigen, weitergeschoben und diese dann nach dem gleichen Verfahren bearbeitet. Bei der parallelen Addition werden alle Stellen gleichzeitig addiert, so d sich ein Geschwindigkeitsvorteil ergibt.

Abbildung 4-16 Zwei schnelle 1-Bit-Volladdierer (SN74H183) (Siemens)




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