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Referat Anwendungen der flip-flops


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ANWENDUNGEN DER FLIP-FLOPS

1  ALLGEMEINE LERNZIELE

Die Scler         nennen einfache Anwendungsfäller Flip-Flops;


geben die Bedeutung des Teilens (Untersetzens)r die digitale Elektronik an;

unterscheiden gerade (duale) und nicht-gerade Teilungsverhältnisse;

klassifizieren vorgegebene Teilungsverhältnisse zu bestimmten Schaltungsvarianten;

beschreiben die Analogie von Teilen und Zählen;

belegen den Unterschied zwischen Synchron- und Asynchronhlern durch Schaltungsbeispiele;

beschreiben die Bedeutung der Ausgangskodierungr einen Zähler; unterscheiden zwischen Wertigkeit und Stellenwert bei einem bestimmten Kode; geben einige bekannte Zählerkodes an;

geben für eine beliebige Schaltung den Ausgangskode tabellarisch an; entwickelnr einen vorgegebenen Kode eine entsprechende Schaltung; interpretieren komplexe Schaltbilder und zerlegen sie in wesentliche Bestandteile: beschreiben die Funktionsweise eines Schieberegisters;

unterscheiden zwischen serieller und paralleler Datenverarbeitung.

2  Methodisch-Didaktische Hinweise

Um die Übersichtlichkeit der Abbildungen zu fördern, ist davon auszugehen, d offene Eingänge grundsätzlich so zu interpretieren sind, als wären sie direkt mit einem High-Signal verbunden. Vergegenwärtigt man sich das Schaltbild eines einfachen NICHT-UND-Gatters der TTL-Serie mit z.B. zwei Eingängen (SN 7400), so erkennt man, daß diese Annahme nicht ohne schaltungstechnische Relevanz ist.

3  VERSUCHE UND AUFGABEN

Versuch 1: Überprüfen Sie am Beispiel des NICHT-UND- Gatters SN 7400 welches Ausgangssignal sich bei offenen Eingängen ergibt.

Was ergibt sich bei Schaltungen der CMOS-Serie?

Versuch 2: Überprüfen Sie mit Hilfe eines Digitalzählers oder eines Oszilloskops die Signallaufzeit vom Eingang zum höchstwertigen Ausgang Q4 eines 4-Bit-Binärzählers, die von Herstellern mit typisch 75 ns und mit maximal 135 ns angegeben wird.

Versuch 3: Überprüfen Sie das durch Abbildung 5-29 angegebene Impulsdiagramm eines BCD-Zählers mit

WHITE-Kode durch einen von Ihnen aufzubauenden asynchronen Zähler entsprechend Abbildung 5-27.

Versuch 4: Bauen Sie einen BCD-Zähler mit WHITE-Kode auf und kontrollieren Sie das angegebene

Impulsdiagramm mit Hilfe eines Oszilloskops.

Versuch 5: Bauen Sie unter Verwendung von JK-FF's einen Zweirichtungszähler auf und überprüfen Sie die

Funktionsweise durch willkürliches Umschalten der Zählrichtung.

Versuch  6:  Erstellen  Sie  das  Schaltbild  eines  17:1  Untersetzers  unter  Verwendung  zweier  4-Bit- Binärzähler. Bauen Sie die Schaltung auf und erstellen Sie zusätzlich das Impulsdiagramm.

Aufgabe 1: Bestimmen Sie die Signallaufzeit für eine 1 m lange Datenleitung! Durch welche physikalische

Eigenschaft ist diese Zeitverzögerung bedingt?

(Bei entsprechender Geräteausstattung läßt sich die erste Frage auch experimentell klären)

Aufgabe 2: Wieviel JK-Flip-Flops werden für einen 2048:1 Teiler benötigt? Erstellen Sie das Schaltbild.

Aufgabe  3:  Wieviel  JK-Flip-Flops  werden  zur  Erzeugung  des  Sekundentaktes  aus  der  Frequenz  des

Schwingquarzes von f = 4194304 Hz benötigt?


Aufgabe 4: Erstellen Sie das Schaltbild eines 1025:1 Teilers.

Läßt sich mit der gleichen Vorgehensweise ein 3011:1 Teiler konzipieren?

Aufgabe 5: Realisieren Sie einen 49:1 Teiler und überprüfen Sie dabei Ihren Schaltungsentwurf durch einen praktischen Aufbau.

Aufgabe 6: Wieviel JK-FF's benötigen Sie für den Aufbau eines 1713:1 Teilers?

Aufgabe 7: Bestimmen Sie notwendige Anzahl n an JK-FF's, die für einen Lotto-Zahlen-Generator benötigt werden. Wie groß ist eine eventuelle Redundanz?

Aufgabe 8: Wie groß kann bei einer Schaltung die Redundanz sein (Minimal mögliche Anzahl von FF's vorausgesetzt)?

Aufgabe 9: Wieviel verschiedene BCD-Kodes sind mit einem 4-Bit-Zähler möglich?

Aufgabe  10:  Konstruieren  Sie  einen  von  Ihnen  frei  vorgegebenen  BCD-Kode.  Erstellen  Sie  dazu  das

Impulsdiagramm und versuchen Sie daraus einen synchronen BCD-Zähler zu entwickeln.

Aufgabe 11: Konstruieren Sie einen einschrittigen BCD-Kode. Erstellen Sie das Impulsdiagramm und versuchen Sie daraus einen asynchronen oder synchronen Zähler zu entwickeln.

Aufgabe 12: Erstellen Sie eine Kode-Tabelle für einen Dezimalzähler SN 7490 unter der Voraussetzung, daß der Ausgang D mit dem Eingang A verbunden wird, wobei der Eingang BC als Takteingang verwendet wird.

Aufgabe   13:    Erstellen    Sie    einen    tabellarischen    Zusammenhang    zwischen    den    möglichen Signalkombinationen an dem VZ- und RZ-Eingang (Abbildung 5-34) und den daraus resultierenden Betriebsarten des Zählers.

Aufgabe   14:    Erstellen    Sie    einen    tabellarischen    Zusammenhang    zwischen    den    möglichen Signalkombinationen an den Steuereingängen und den daraus resultierenden Betriebsarten für den Vor- Rückwärtszähler Abbildung 5-34.

4  SACHANALYSE

4.1  RS-FLIP-FLOP

Das RS-FF wird häufig zur Entprellung mechanischer Schalter angewendet. Aufgrund eines nahezu elastischen Impulses zwischen den Schaltkontakten, bleiben diese nicht sofort zusammen, so daßr eine kurze Zeit ein wiederholtes Öffnen und Schließen der Kontakte erfolgt. Wird entsprechend Abbildung 5-1 hinter einen dreipoligen Schalter ein RS-FF geschaltet, so erhält man am Ausgang des FF's jeweils nur einen Impuls, auch wenn am Eingang mehrere Impulse zu verzeichnen sind. Diese Tatsache ßt sich mit Tabelle 5-3 und Abbildung 4-7 leicht verstehen.


Abbildung 5-1 Entprellung eines mechanischen Schalters durch ein RS-Flip-Flop

4.2  D-FLIP-FLOP

Das D-FF findet vorrangig dort Anwendung, wo mehrere, nicht immer zur gleichen Zeit eintreffende Signale, gleichzeitig weitergeleitet werden sollen. Dies trifft z.B.r Anzeigeeinheiten zu, bei denen mtliche Segmente zur gleichen Zeit ihr entsprechendes Zeichen anzeigen sollen. Abbildung 5-2 zeigt, d sich D-FF's jedoch auch zum Aufbau von Zählern eignen.

Abbildung 5-2 4-Bit-Binärhler, bestehend aus vier D-Flip-Flops (Texas Instruments)

5  JK-FLIP-FLOP

Beim JK-FF handelt es sich im Gegensatz zu den anderen um ein universelles FF, mit dem durch einfache schaltungstechnische Maßnahmen andere FF's nachgebildet werden können (Abbildung 5-3). Dem JK-FF kommt daher die größte Bedeutung zu, so d sich daraus folgend auch ein breites Anwendungsgebiet ergibt.


Abbildung 5-3 Verwendungsmöglichkeiten eines JK-Flip-Flops a) JK-FF       b) als RS-FF     c) als D-FF

1  FREQUENZTEILER

 
Dem Reduzieren einer vorgegebenen Frequenz, dem sogenannten Teilen, auch Untersetzen genannt, kommt innerhalb der Digitaltechnik eine große Bedeutung zu. So muß z.B. die Frequenz eines Schwingquarzesr Digitalarmbanduhren von typisch 4194304 Hz auf 1 Hz, den Sekundentakt, verringert werden.21

Frequenzteiler (Frequenzuntersetzer) erlauben das “Teilen einer vorgegebenen Frequenz

im Verhältnis m:1 mit m N.

Soll z.B. nur jeder sechste Impuls einer periodischen Impulsfolge weitergeleitet werden, so muß eine Teilung der

Eingangsfrequenz im Verhältnis 6:1 erfolgen.

Bei der Behandlung der JK-FF's wurde bereits darauf hingewiesen, d ein JK-FF unter der Bedingung J=K=High mit jedem Taktimpuls seinen komplementären Ausgangszustand einnimmt. Anders ausgedrückt bedeutet dies, daß mit jedem zweiten Taktimpuls der ursprüngliche Zustand des JK-FF's wiederhergestellt ist (Abbildung 5-4). Am Ausgang des FF's entsteht somit eine Reduzierung der Eingangsfrequenz um den Faktor zwei, d.h. Abbildung 5-4 zeigt bereits das Schaltbild eines 2:1-Frequenzteilers. Ausgehend von dieser Tatsache können andere Teilungsverhältnisse realisiert werden.

21  Der Wert dieser Quarzfrequenz ist ein Vielfaches von 2, so d sich durch einfaches duales Teilen der Sekundentakt ergibt: 4.194.304 = 222!


Abbildung 5-4 JK-Flip-Flop als 2:1 Frequenzteiler

Bei den bisherigen Betrachtungen wurde immer davon ausgegangen, d sich der Ausgangszustand eines FF's immer momentan, also in unendlich kurzer Zeit, einem anderen Zustand anpassen kann. Dies ist jedoch praktisch nicht möglich, denn die Signallaufzeit vom Eingang zum Ausgang ist immer ein endlicher Wert, wenn auch sehr klein. Das Ausgangssignal Q ist gegenüber dem Eingangssignal (hier das Taktsignal) um die Signallaufzeit tpd22) zeitlich verschoben. Dies zeigt auch Abbildung 5-4, allerdings in leicht übertriebener Darstellung.

Tabelle 5-1 zeigt mögliche Teilerverhältnisse und ihre schaltungstechnische Realisation. Die theoretische Behandlung folgt in den nächsten Abschnitten.

22 propagation delay time

Im allgemeinen verlaufen Schaltvorgänge von Low nach High unterschiedlich zu solchen von High nach Low, so d auch verschiedene Verzögerungszeiten zu erwarten sind. In den Datenbüchern finden sich daher auch diesbezüglich zwei Zeitangaben: t(PLH) und t(PHL). Diese liegen im Bereich von 50 ns und müssen im allgemeinen nur bei sehr hohen Taktfrequenzen (> 10 MHz) oder einer größeren Anzahl hintereinandergeschalteter FF's beachtet werden.

 

 
 von Low auf High. tPHL : Signalverzögerungszeit zwischen Ein- und Ausgangr den Übergang von High auf Low.

Der Einfachheit halber kann jedoch grundsätzlich davon ausgegangen werden, d gilt: t(PLH) t(PHL)


 

 

 

 

 

 

 
Digitale Elektronik                                                                                                                                                                                                                                                         Error! Style not defined.

 

 

 

 

J

FF1

K

 

 

J

FFi

K

 

 

J

FFn

K

 

 
Tabelle 5-1 Zusammenstellung möglicher Teilerverhältnisse und ihre technische Realisation

Teilungsverhältnis

Schaltbild

Bemerkungen

2n :1

n N

A T

n FF's

n   JK-Flip-Flops hintereinandergeschaltet       (als     asynchroner

Binärzähler).

2 p   1 :1

p N

J                           J     2n-1 :1                               J                   A T                                                                Teiler

K                                   K                                                K

Q1                                                                                         Q

Teiler 2p-1:1 wie in Zeile 1 zu konzipieren. Für p=1 (3:1 Teiler)

entfällt das mittlere Teilstück und zusätzlich muß von FF1 statt

Q der Ausgang Q benutzt werden.

2q 1:1

q N 1

J                           J                                     J                   A T

K                                   K                                                K

Q1                                                                                         Q

Dies ist der allgemeine Fall.

Das mittlere Teilstück ist entweder nach Zeile 1, Zeile 2 oder wiederholt nach dieser Methode zu konzipieren. Dies geschieht solange, bis bekannte Teilerverhältnisse auftreten.

( x y):1

x, y N

A T

Teiler x:1 und y:1 nach den oberen drei Zeilen konzipieren und

hintereinanderschalten (eventuell mit wiederholter Anwendung).

J

x:1

K

 

 

J

y:1

K

 

 
Dr.H.Voß/DIGELE01/27.09.00 18:58                                                                                                                                                                                          Seit 39


1.1  TEILUNGSVERHALTNIS 2N :1; N N

Teilungsverhältnisse, die sich auf 2n:1 zurückführen lassen (z.B. 32:1, denn 32=25), können einfach durch Hintereinanderschalten von n JK-FF's realisiert werden. Jedes FF stellt entsprechend Abbildung 5-4 einen 2:1 Teiler dar. Nach i FF's wurde die Eingangsimpulsfrequenz (Taktfrequenz) im Verhältnis 2i:1 geteilt.

 
Teilungsverhältnisse der Art 2n:1, n N werden als duale oder gerade Teilungsverhältnisse bezeichnet.

Abbildung 5-5 zeigt als exemplarisches Beispiel einen 16:1 Teiler mit entsprechendem Impulsdiagramm. Das dazu vewendete IC SN7493 (oder CD 4520B in CMOS) wird nicht als Frequenzteiler, sondern als 4-Bit-Binärzähler bezeichnet, was bereits auf gewisse Analogien zu dem Vorgang des Zählens hinweist (vgl. 2 Digitalzähler). Verschiedene IC's sind bereitsr bestimmte Teilungsverhältnisse vorkonzipiert (Abbildung 5-6). Man kann jedoch davon ausgehen, d man in den wenigsten Fällen auf ein vorhandenes IC zurückgreifen kann. Im allgemeinen ist immer eine Kombination unterschiedlicher Teilerverhältnisse vorzunehmen.

Abbildung 5-5 16:1 Teiler

a) Schaltbild  b) Impulsdiagramm   c) IC

Abbildung 5-6 4-Bit-Binärhler

a) SN 7493 (16:1 Teiler)                                     b) SN 7490 (10:1 Teiler)   c) SN 7492 (12:1 Teiler)


1.2  TEILUNGSVERHALTNIS (2N+1):1, N N

Liegt kein duales Teilungsverhältnis der Art 2n:1, mN vor, so spricht man grundsätzlich von einem ungeraden Teilungsverhältnis. Die Unterscheidung gerade - ungerade ist nur schaltungsspezifisch, sie hat nichts mit geraden oder ungeraden Zahlen zu tun. Ein einfaches Beispiel soll diesen Sachverhalt noch einmal verdeutlichen. Ein Teilungsverhältnis von 14:1 ist als ungerade zu bezeichnen, obwohl 14 eine gerade Zahl ist; 14 ßt sich nicht direkt (gerade) in Potenzen zur Basis 2 zerlegen.

 
Teilungsverhältnisse, die sich nicht auf 2n:1, nN, zurückführen lassen, werden als ungerade Teilungsverhältnisse bezeichnet.

Abbildung 5-7 3:1 Frequenzteiler a) Schaltbild  b) Impulsdiagramm

ßt sich das ungerade Teilungsverhältnis m:1, m N auf die Form (2n+1):1, nN bringen, so liegt ein Spezialfall vor, z.B. 3:1, 5:1, 17:1 usw. Derartige Teilungsverhältnisse fordern im Gegensatz zur dualen Teilung von 2n:1, nN, daß ein weiterer Impuls abgewartet wird, bis am Ausgang des Frequenzteilers das komplemenre Signal erscheint.

Ein einzelnes JK-FF teilt eine Impulsfolge im Verhältnis 2:1. Mit einem zusätzlichen FF muß jetzt verhindert werden, d das erste FF bereits mit jedem zweiten Impuls wieder seine ursprüngliche Lage einnimmt. Diese Verzögerung des Umschaltens erfolgt unter Zuhilfenahme der Vorbereitungseingänge der JK-FF's, die bislang unbecksichtigt bzw. konstant auf High-Signal lagen. Abbildung 5-7 zeigt, wie dies schaltungstechnisch realisiert wird. Zum besseren Versndnis sollen im folgenden die einzelnen Taktzyklen ausführlich besprochen werden. Dazu wird angenommen, dbeide FF's in Abbildung 5-7 mit dem Anlegen der Versorgungsspannung den Ausgangszustand Q1=Q2=Low aufweisen.

 
Takt 0: Am Vorbereitungseingang J1 liegt durch die Rückführung von  Q2  ein High-Signal, denn nach Voraussetzung ist Q2=Low. Damit ändert FF1 mit der negativen Flanke des 0. Taktimpulses seinen Zustand; entsprechend Tabelle 4-6 ergibt sich für J=High, K=High am Ausgang das Komplement.

FF2 behält dagegen seinen Zustand bei. Mit der negativen Flanke des Taktsignales schalten sowohl FF1  als  FF2,  d.h.  für  den  Vorbereitungseingang  J2  ist  immer  der  Zustand  von  FF1  vor  dem Taktsignal entscheidend, denn das Signal m erst durch FF1 durchlaufen. Dann hat jedoch schon der Master von FF2 seine Eingänge gesperrt.

 
Takt 1: Da FF2 seinen Zustand nicht geändert hat, gilt weiterhin J1=Q2 =High (vgl. das Impulsdiagramm von Abbildung 5-7), d.h. analog zum nullten Taktimpuls kippt FF1 mit dem Takt 1 in den komplementären Zustand. Gleichzeitig kann jetzt auch FF2 seinen Zustand ändern, denn an J2 liegt

zum Zeitpunkt  der  negativen  Taktimpulsflanke  ein  High-Signal.  J=K=High  und  ein  Taktsignal

bedeuten entsprechend Tabelle 4-4 eine Ausgangszustandsänderung.


Takt 2: Im Gegensatz zum nullten Takt kann FF1 jetzt seinen Ausgangszustand nicht ändern. Hier wird die  Bedeutung  des  FF2  offensichtlich.  Das  Kippen  wird  durch  den  Vorbereitungseingang  J1 verhindert;  zum  Schaltzeitpunkt  (negative  Impulsflanke)  gilt  J1=Q2 =Low,  da  Q2=High.  Nach Tabelle 4-4 entspricht dieser Eingangskombination der Zustand Q1=Low. Da dieser Zustand bereits vor dem Takt 2 bestand, kippt FF1 nicht um. An den Vorbereitungseinngen von FF2 liegen die gleichen Signale wie an denen von FF1. Da der Ausgangszustand von FF2 jedoch Q2=High ist, der

Eingangskombination   jedoch   ein   Low-Ausgangssignal   zugeordnet   ist,   kippt   FF2   in   den komplementären Zustand mit Q2=Low.

Takt 3: Beide Ausgänge liegen auf Low-Signal, womit die gleichen Bedingungen wie beim nullten Takt vorliegen. Der ganze Zyklus wiederholt sich also.

Für das geteilte Ausgangssignal A ergibt sich ein unsymmetrisches Verhältnis von Impulsdauer zu Impulspause. Dies ist im allgemeinen belanglos, da der größte Teil der integrierten Schaltungen flankengesteuert ist, d.h. es entscheidet nicht die Dauer des Impulses in bezug auf die Periodendauer, sondern nur der Übergang von Low auf High und umgekehrt.

Abbildung 5-7 zeigt, d auch Q2 oder Q2   als geteiltes Ausgangssignal verwendet werden kann, denn dieses ist ebenfalls im Verhältnis 3:1 geteilt. Der im folgenden behandelte 5:1 Teiler und solche höherer Ordnung zeigen, d dies nicht grundsätzlich möglich ist. Der 3:1 Teiler ßt keine Verallgemeinerung auf den (2n+1):1 Teiler zu. Er stellt

wiederum einen Spezialfall innerhalb dieser Kategorie dar. Der bereits angesprochene 5:1 Teiler läßt dagegen die gewünschte Verallgemeinerung zu. Ohne weiter auf die Entwicklung der Schaltung einzugehen, wird durch Abbildung

 
5-8  der  5:1  Teiler  vorgegeben.  Im  Gegensatz  zu  den  bisherigen  Teilern  werden  hier  FF's  sowohl hintereinandergeschaltet als auch parallel (gleichzeitig) getaktet.

 
Werden die FF's einer Schaltung sämtlich parallel getaktet, so arbeiten die FF's synchron.

Werden die FF's einer Schaltung teilweise parallel getaktet, so arbeiten die FF's teilsynchron.

Werden die FF's einer Schaltung weder synchron noch teilsynchron getaktet, so arbeiten die FF's asynchron.

 
Die einzelnen Schaltzyklen sollen wieder unter der Voraussetzung, d zu Beginn des 0. Taktes sämtliche FF's ein Low- Signal haben, ausführlich besprochen werden.

 

 
Takt 0: Durch die Rückführung von Q3 =High (da Q3=Low) auf den Vorbereitungseingang J1, nimmt FF1 wegen J1=K1=High den komplementären Zustand ein, also Q1=High. FF2 wird durch das Negat von Q1 getaktet. Q1  zeigt jedoch einen Übergang von High auf Low. Da FF2 als normaler 2:1

Teiler   geschaltet   is (vgl.   Bild   E4),   wird   ebenfalls   der   komplementäre   Ausgangszustand

eingenommen, d.h. Q2=High. FF3, synchron mit FF1 getaktet, ändert seinen Ausgangszustand Q3=Low nicht. Zum Zeitpunkt der negativen Taktflanke ist FF2 aufgrund der Signallaufzeit noch im alten  Zustand  mit  Q2=Low.  Der  Eingangskombination  J3=Low  und  K3=High  entspricht  nach Tabelle 4-4 der Ausgangszustand Q3=Low, der bereits vorliegt.

 

 
Takt  1:  Dadurch,  daß  FF3  im alten  Zustand  ist,  kippt  FF1  wieder  in den komplementären Zustand Q1=Low bzw. Q1 =High. FF2 kippt im Gegensatz zum nullten Takt nicht, denn Q1   wechselt nur von Low auf High, was lediglich den Master des JK-FF's aktiviert. Dagegen kann jetzt FF3 in den

 
Zustand Q3=High bzw. Q3 =Low kippen.

 
Takt 2: Das Kippen von FF3 in Takt 1 bewirkt, daß FF1 durch J1=Q3 =Low festgehalten wird, denn der Ausgangszustand Low, der sich entsprechend Tabelle 4-4 ergibt, besteht bereits. FF2 ist unmittelbar von FF1 abhängig, ändert FF1 seinen Zustand nicht, so kann ihn FF2 erst recht nicht ändern. Daraus


 
folgt weiter, daß für FF3 dieselben Eingangsvoraussetzungen wie bei Takt 1 bestehen. FF3 kippt in den komplementären Zustand Q3=Low bzw. Q3 =High.

 

 
Takt 3: Sämtliche FF's ändern ihren Zustand; die Vorbereitungseingänge liegen sämtlich auf High-Signal und der Ausgang von FF1 wechselt von High nach Low (vgl. den nullten Takt). Die Ausgangszustände lauten jetzt Q1 =Low, Q2=Low und Q3 =Low.

Takt 4: Obwohl die Vorbereitungseinnge J1 und J3 jeweils auf Low liegen, ändern FF1 und FF3 ihren Zustand,   denn   dieser   Eingangskombination   entspricht  der  Ausgangszustand  Q=Low.  Beide Ausgänge, Q1 und Q3 sind High, nur ihr Negat ist Low. FF2 behält seinen Zustand bei, denn Q1 wechselt nur von Low auf High.

Takt 5: Mit Beginn des  Taktes ist die Ausgangslage des 0. Taktes wieder erreicht, womit sich die eben beschriebenen Zustände zyklisch wiederholen.

Abbildung 5-8 5:1 Frequenzteiler a) Schaltbild  b) Impulsdiagramm

Das Verhältnis von Impulsbreite zu Impulspause ist analog zum 3:1 Teiler ungleich 1, was jedoch, wie bereits erwähnt, keinen Nachteil darstellt. Q3 kann bei der Schaltung nach Abbildung 5-8 nicht als Teilerausgang verwendet werden. Das Frequenzverhältnis zwischen der Eingangsimpulsfolge und der am Ausgang Q3 anstehenden beträgt zwar 5:1, jedoch bestehenr Periodendauer mehrere Einzelimpulse, was eine eindeutige Informationsverarbeitung erschwert.


Abbildung 5-9 Allgemeines Schaltbild eines (2n+1):1 Frequenzteilers

Abbildung 5-8 ßt die gewünschte Verallgemeinerung vom 5:1 zum (2n+1):1 Teiler zu. Das letzte FF ist immerr die Verzögerung der Impulshlung um einen Impuls zuständig und wirkt immer unmittelbar auf das erste FF. Die dazwischenliegenden FF's stellen einen normalen dualen Teiler mit dem geraden Teilungsverhältnis 2n:1 dar (Bild E9). Es werden also grundsätzlich (n+1) FF's für ein Teilungsverhältnis der Art (2n+1):1 benötigt.

Zum besseren Versndnis soll diese Tatsache auf das Beispiel eines 257:1 Teilers angewendet werden. 257 entspricht

28+1, d.h. es werden insgesamt 9 FF's betigt. Der mittlere Teil besteht aus einem asynchron arbeitenden 27:1 Teiler.

1.3  TEILUNGSVERHALTNIS (MN):1; M,NN

ßt sich ein Teilungsverhältnis nicht auf die bisher behandelten zurückführen, z.B. 15:1, so können zwei Fälle unterschieden werden:

a) das Teilungsverhältnis p:1, pN ßt sich in k Faktoren zerlegen, z.B. 144=23423. Dies ist solange vorzunehmen, bis entweder jeder Faktor ein schaltungstechnisch bereits bekanntes Teilungsverhältnis darstellt oder bis jeder Faktor eine Primzahl ist.

b) das Teilungsverhältnis p:1, pNßt sich nicht in Faktoren zerlegen, da p eine Primzahl ist.

ßt sich ein Teilungsverhältnis entsprechend a) so in Faktoren zerlegen, d bekannte Schaltungen vorliegen, z.B. 12:1 zerlegt in (34):1, so werden diese einfach hintereinandergeschaltet. Abbildung 5-10 zeigt diesr das angegebene Beispiel.


Abbildung 5-10 12:1 Frequenzteiler, aufgebaut aus einem 3:1 und einem 4:1 Frequenzteiler

1.4  TEILUNGSVERHALTNIS Q:1, Q PRIMZAHL

Nach Abzug der Zahl 1 ßt sich jede Primzahl q in mindestens zwei Faktoren zerlegen, von denen einer grundsätzlich die Zahl 2 sein kann, z.B. 13: 13-1=26. Allgemein gilt also


Daraus folgt weiterr q


q 1 2 q 1

 
2

 
q 2 q 1 1

2

I   II    III


Gl. 5-1

Gl. 5-2


Gl. 2 erinnert an den bereits behandelten (2n+1):1 Teiler. Dem ersten FF (Teil I) folgt ein ((q-1)/2):1 - Teiler (Teil II)

und diesem wiederum ein FF, welches das Kippen des ersten FF's um genau einen Takt verlängert (Teil III).

Abbildung 5-11 Schaltbild eines allgemeinen Primzahlteilers


Ein allgemeingültiges Schaltbild zeigt Abbildung 5-11. Der mittlere ((q-1)/2):1 - Teiler (Teil II) kann nun wiederum ein Primzahlteiler sein, z.B. 23:1 ergibt (211+1):1. In diesem Fall muß das soeben beschriebene Verfahren nochmals angewendet werden. In jedem Fall erreicht man zu irgendeinem Zeitpunkt nur noch bekannte Teilerverhältnisse, die dann hintereinandergeschaltet werden (vgl. dazu 1.3 Teilungsverhältnis (mn):1; m,nN).

Die Abbildung 5-12 und Abbildung 5-13 zeigen exemplarisch jeweils einen Primzahlteiler, wobei Abbildung 5-12 zusätzlich den Impulsverlauf mit angibt.

Abbildung 5-12 (51:1)=[(3:1)*(17:1)] Frequenzteiler  a) Schaltbild  b) Impulsdiagramm (T2/T1 = 51)

Abbildung 5-13 Schaltbild eines 31:1 Frequenzteiler

Tabelle 5-1 enthält eine Zusammenstellung der möglichen Teilerverhältnisse. Damit läßt sich im wesentlichen dann jedes beliebige Teilungsverhältnis schaltungstechnisch realisieren. Die Spalte Bemerkungen weist auf wesentliche Dinge hin, z.B. wiederholte Anwendung.

2  DIGITALZAHLER

Abbildung 5-14 zeigte bereits das Schaltbild eines 1-Bit- Binärhlers. Den zwei verschiedenen Ausgangszusnden des JK-FF's lassen sich die Zahlen 0 und 1 zuordnen. Daraus folgt dann, d sich jeder der angegebenen Frequenzteiler auch als Digitalzähler eignet. Nach einer gewissen Anzahl von Impulsen am Takteingang befindet sich ein Frequenzteiler


wieder im ursprünglichen, dem vor dem ersten Takt bestehenden Zustand. Dies läßt sich auch so interpretieren, daß der Teiler eine vorgegebene Anzahl von Taktimpulsen hlt und bei Erreichen dieser Anzahl ein noch näher zu erläuterndes Ausgangssignal abgibt.

Abbildung 5-14 Gegenüberstellung eines 16:1 Frequenzteilers und eines 4-Bit-Binärhlers

 
Soll eine größere Zahlenfolge als 01 dargestellt werden, was im allgemeinen immer der Fall ist, sossen entsprechend Abbildung 5-14 sämtliche FF-Ausgänge becksichtigt werden. Jede Ausgangskombination entspricht dann einer festzulegenden Zahl (Tabelle 5-2).

Frequenzteiler lassen sich als Digitalzähler verwenden, wenn sämtliche Flip-Flop-Ausgänge berücksichtigt werden.

Ein einzelnes FF kann eine Nachrichtenmenge von 1 Bit (Binary digit) übertragen. Daraus folgtr eine allgemeine

Nachrichtenmenge x:


x log2 M;


M R


Gl. 5-3


x in Bit , M Anzahl der verschiedenen Zeichen

 
Für einen Dezimalzähler ist M bekanntlich 10, woraus sich nach Gl. 3 eine geforderte Nachrichtenmenge von 3,3 Bit ergibt. Mit den FF's ist es jedoch nur möglich, ganzzahlig vielfache Nachrichtenmengen von 1 Bit zu erreichen, so daß r einen Dezimalzähler insgesamt vier JK-FF's betigt werden. Diese vier erlauben jedoch eine Nachrichtenmenge von 4 Bit. Es besteht somit eine Redundanz von 0,7 Bit.

Besteht zwischen der möglichen und der benötigten Menge an

Nachrichten eine Differenz,

so wird diese als Redundanz bezeichnet. Nach der folgenden Definition gibt es nur positive Werter die Redundanz. Redundanz=mögliche Menge - benötigte Menge

Aus Gl. 3 folgtr die Anzahl n der betigten FF's bei vorgegebener Nachrichtenmenge x:


 
n       x

1Bit


Gl. 5-4


x: Nachrichtenmenge in Bit ;    n : Anzahl der benötigten FF ' s


2.1  ASYNCHRONZAHLER

Einen asynchronen 4-Bit-Binärhler mit entsprechendem Impulsdiagramm zeigt Abbildung 5-1 Die asynchrone Arbeitsweise der FF's ergibt sich aus der Tatsache, daß das Taktsignal nur auf das erste FF wirkt und das jeweils folgende FF vom Ausgang des vorhergehenden getaktet wird. Die in 1 Frequenzteiler bereits angesprochene Signallaufzeit kann sich insbesondere bei Asynchronhlern unangenehm bemerkbar machen. Die Verzögerungszeiten der einzelnen FF's summieren sich bezogen auf das Ausgangssignal im Vergleich zum Eingangssignal derart, d die im Impulsdiagramm Abbildung 5-15 dargestellte Gesamtverzögerung die Folge ist. Diese tritt allerdings nur beim letzten FF auf, alle anderen Zeiten sind kleiner (Abbildung 5-15). Obwohl dieses Aufsummieren der Signallaufzeiten gegenüber den Synchronhlern einen Nachteil darstellt, werden die Asynchronhler wegen ihres einfachen Aufbaus häufig angewendet.

Abbildung 5-15 4-Bit-Binärhler a) Schaltbild  b) Impulsdiagramm

c) IC SN 7493 bzw. FLJ 181 (TTL)23  d) IC CD 4520 (CMOS)

Mit einem 4-Bit-Zähler entsprechend Abbildung 5-15, kann jede Zählfolge im Intervall [024-1=15] realisiert werden. Die am IC vorhandenen Reset-Eingänge gestatten es, die Zählerausgänge Q1 bis Q4 durch ein externes Signal (Low oder High, je nach IC unterschiedlich) auf Low zu setzen, d.h. der Zähler fängt dann ohne das Ende der Zählfolge erreicht zu haben wieder bei Null an. Soll ein Zähler z.B. bis N hlen, wobei N innerhalb der maximal möglichen Zählfolge liegen muß, so werden mtliche FF-Ausgänge, dier N+1 ein High- Signal aufweisen, auf ein UND-Gatter geführt, dessen Ausgang dann den Reset-Eingang des Zähler-IC's ansteuert.

Ein Beispiel soll den obigen Sachverhalt verdeutlichen. Es ist ein Zähler mit einer Zählfolge 0..200 zu konzipieren. Dar werden nach Gl. 5-4 mindestens acht JK-FF's bzw. ein 8-Bit-Binärhler betigt. Die maximal mögliche Zählfolge ist daher 0..25524). Nun werden sämtliche Ausgänge, dier N+1, also 201, ein High-Signal aufweisen, auf ein UND-Gatter geführt. Dies sind Q1, Q4, Q7 und Q8 (vgl. dazu 2.6 Zähler als Frequenzteiler). Der Ausgang des UND-Gatters wird auf die Reset-Eingänge R01 und R02 der beiden hintereinandergeschalteten 4-Bit-Binärzähler gelegt (Abbildung 5-16). Nurr die Signallaufzeit vom Eingang des UND-Gatters bis zum Zurücksetzen sämtlicher auf High- Signal befindlichen FF's erscheint an den Ausgängen des Zählers die binär kodierte Zahl 201, danach sofort die Zahl 0, also alle Ausgänge auf Low-Signal.

23  Der Baustein FLJ 181 besteht aus einem zweifachen Teiler und aus einem achtfachen Teiler. Bei Verwendung als Binärzähler muß der Ausgang des zweifachen Teilers Q1 mit dem Eingang des achtfachen Teilers B verbunden werden.

24 Aufgabe: Wie groß ist die Redundanz in Bit?


Abbildung 5-16 8-Bit-Binärhler aus zwei hintereinandergeschalteten 4-Bit-Binärhlern (Zählfolge 0..200)

2.2  SYNCHRONZAHLER

Bei einem Synchronhler werden mtliche FF's parallel (synchron) getaktet, womit die Signallaufzeit tpd auch nur einmal auftritt (Abbildung 5-17). Das Prinzip des Synchronhlers ist trotz Vorgabe des Impulsdiagrammes nicht ohne weiteres ersichtlich, so d hier wieder schrittweise vorgegangen werden soll. Dazu wird ein einfacher 2-Bit-Binärhler entsprechend Abbildung 5-18 betrachtet.

FF1 wirkt wie ein normaler 2:1 Frequenzteiler oder ein 1-Bit-Binärzähler (vgl. 1 Frequenzteiler). Würde jetzt das FF2 ebenso wie FF1 mit J=K=High betrieben, so entsteht wegen der parallelen (synchronen) Taktung der FF's am Ausgang von FF2 dasselbe Signal wie an FF1. Daraus folgt zwangsufig, d die Vorbereitungseingänge des zweiten FF's in noch zu klärender Weise benutzt werden müssen.

Vergleicht man die Impulsdiagramme des asynchronen (Abbildung 5-15) und des synchronen 4-Bit-Binärhlers (Abbildung 5-17), so fällt auf, d FF1 grundsätzlich dann seinen Zustand ändert, wenn das Taktsignal vorher auf High war. Diese Bedingungen müssen auchr FF2 gelten, denn in bezug auf das Ausgangssignal von FF1 (Q1) ist FF2 ebenfalls ein 1-Bit-Zähler. Daraus folgt, d FF2 grundsätzlich dann seinen Zustand ändert, wenn Q1 auf High-Signal ist. Voraussetzung ist beim Synchronhler allerdings noch das Vorhandensein eines Taktsignales. Währendr FF1 die Vorbereitungssignale permanent auf High-Signal liegen, wirdr FF2 der Ausgang Q1 des FF1 sowohl auf J als auch auf K gelegt. Ist Q1 auf Low-Signal, so behält entsprechend Tabelle 4-6 das JK-FF seinen Zustand bei, es zeigt Speicherverhalten. Ist Q1 dagegen auf High-Signal, so ändert FF2 wegen J=K=High seinen Zustand. Dies entspricht genau den vorher geforderten Bedingungen, so d sich ein 2-Bit-Binärhler entsprechend Abbildung 5-18 ergibt.


Abbildung 5-17 Synchroner 4-Bit-Binärhler  a) Schaltbild b) Impulsdiagramm

Abbildung 5-18 Synchroner 2-Bit-Binärhler

Dier den synchronen 2-Bit-Binärhler angestellten Überlegungen können jetzt analog auf den 4-Bit-Binärhler übertragen werden. Aus dem Impulsdiagramm er gibt sich, daß FF3 seinen Zustand ändert, wenn Q1 und Q2 auf High- Signal liegen, d.h. wenn der aus FF1 und FF2 bestehende 2-Bit-Zähler seinenchsten Zählstand erreicht hat. Dies ßt sich nun beliebig erweitern, was auch durch Abbildung 5-18 verdeutlicht wird. FF4 ändert seinen Zustand, wenn Q1 und Q2 und Q3 auf High-Signal sind. Es werden immer die Ausgänge der vorhergehenden FF's auf die JK- Vorbereitungseingänge gelegt, um die Schaltbedingungen zu erfüllen.


 
Abbildung 5-19 Zählfolge 0..2                                 Abbildung 5-20 Zählfolge 0..6

 

Abbildung 5-21 Zählfolge 0..4                                 Abbildung 5-22 Zählfolge 0..8

 

Abbildung 5-23 Zählfolge 0..5                                 Abbildung 5-24 Zählfolge 0..9


Im Gegensatz zum Asynchronhler wirkt sich beim Synchronhler nachteilig aus, d mit steigendem Bedarf an JK- FF's, z.B. bei einem 16-Bit-Zähler, ein eben solcher an JK-Vorbereitungseingängen besteht. Auf das 16. FF müssen immerhin die Ausgänge der 15 vorhergehenden gelegt werden. Im allgemeinen werden JK-FF's nur mit maximal drei JK-Eingängen hergestellt, so d wie in Abbildung 5-17 dargestellt, zusätzliche UND-Gatter zu verwenden sind.

Analog zu den Asynchronzählern läßt sich auch mit Synchronzählern jede beliebige Zählfolge zwischen 0 und dem

Maximalwert 2 (n Anzahl der FF's) realisieren (vgl. dazu 2.1 Asynchronzähler). Die Abbildung 5-19 bis Abbildung

5-24 zeigen diesr unterschiedliche Zählfolgen, wobei das Zurücksetzen hier im Gegensatz zu 2.1 jedoch durch entsprechende Verknüpfungen der JK-Vorbereitungseingänge erfolgt (vgl. dazu auch die angegebenen Teilerschaltungen). Die Art der jeweiligen Verknüpfung läßt sich durch eingehendes Studieren der angegebenen Impulsdiagramme nachvollziehen.

2.3  KODIERUNG VON ZAHLERN

Jeder Dezimalziffer wird bekanntlich ein bestimmter Zustand der FF's zugeschrieben; die Dezimalziffer wird kodiert dargestellt (Tabelle 5-2). Jedem FF kann eine sogenannte Wertigkeit W(i) (Wertigkeit des i-ten FF's) zugeordnet werden, z.B.

FF1: W(1) = 1  FF2: W(2) = 2  FF3: W(3) = 4  FF4: W(4) = 8  usw.

 
Die Wertigkeiten können insofern frei gewählt werden, als es nur möglich sein muß, damit mtliche in der Zählfolge liegenden Zahlen darzustellen. Die Wertigkeit W(i+1) darf daher immer nur um maximal 1 größer sein als die Summe der vorherigen, sonst läßt sich die dazwischenliegende Dezimalzahl nicht kodiert darstellen, z.B. bei W(1)=1, W(2)=2 und W(3)=5 kann die Zahl Vier nicht dargestellt werden.




r die Festlegung der Wertigkeiten der einzelnen FF's gilt

k


W (k 1) W ( j ) 1


Gl.  5-5


j 1

Jedem FF wird jetzt zusätzlich zur Wertigkeit noch ein Stellenwert S zugeordnet, der den Zustand des FF's beschreibt und zwar

S = 0 für Q = Low

S = 1 für Q = High.

Tabelle 5-2 Zuordnung der Dezimalziffern zu den FF-Ausgängen

Logisches Verhalten

hlfolge

Ausgänge

Q4

Q3

Q2

Q1

0

L

L

L

L

1

L

L

L

H

2

L

L

H

L

3

L

L

H

H

4

L

H

L

L

5

L

H

L

H

6

L

H

H

L

7

L

H

H

H

8

H

L

L

L

9

H

L

L

H

10

H

L

H

L

11

H

L

H

H

12

H

H

L

L

13

H

H

L

H

14

H

H

H

L

15

H

H

H

H


 
Im Gegensatz zum reinen Binärkode nach Tabelle 5-2, der sich aufgrund der vorgegebenen Schaltung Abbildung 5-14 ergibt, wird hier von bewertbaren Kodes gesprochen.

Jede Dezimalzahl läßt sich als Summe der Produkte aus Wertigkeit und Stellenwert der n FF's darstellen:

n


z

i 1


W (i) S(i)


Gl.  5-6


z:  Dezimalzahl                 n : Anzahl der FF ' s

W(i): Wertigkeit des i - ten FF' s  S (i): Stellenwert des i - ten FF' s

Für einen Binärzähler ergibt sichr die Wertigkeit der einzelnen FF's

W(i) = 2i-1 , i=1,,n                                       Gl. 5-7

Unter Becksichtigung des Beispiels aus 2.1 sollen die einzelnen Stellenwerte S(1) bis S(8)r die Dezimalzahl

201 angegeben werden, d.h. Gl. 5-6 wird umgekehrt angewendet:

S(8) = 1;               S(4) = 1;

S(7) = 1;         S(3) = 0;                                                                            Gl. 5-8

S(6) = 0;               S(2) = 0; S(5) = 0;                      S(1) = 1;

Dies entspricht hintereinandergeschrieben der Dezimalzahl 201 im Dualsystem:

20110 = 110010012                                                                  Gl. 5-9

Daraus ergeben sich dann diejenigen FF's, die zurückgesetzt werden müssen, wenn eine Zählfolge 0..200 realisiert werden soll (vgl. 2.4.1).

 
Neben den bereits behandelten bewertbaren Kodes gibt es noch reine Anordnungskodes. Diese finden sich häufig unter den sogenannten BCD-Kodes (Binary Codes Decimal), die sich aufgrund der Anpassung an das bekannte Dezimalsystem ergeben.

Erfolgt die Zuordnung zwischen Dezimalzahl und kodierter Zahl über ein vorgegebenes

mathematisches Bildungsgesetz oder willkürlich vorgegebener

Kodetabelle,

so handelt es sich um einen Anordnungskode.

Der einfachste BCD-Kode ist der sogenannte 8-4-2-1-Kode, welcher sich durch Weglassen der letzten sechs Zahlen (10-15) des reinen Binärkodes Nach Tabelle 5-2 ergibt. Dabei werden die unberücksichtigten Ziffern auch häufig als Pseudodezimalen bezeichnet. Abbildung 5-25 zeigt den Aufbau der wichtigsten BCD-Kodes im Vergleich zum reinen Binärkode. Die aus 4-Bit-Wörtern aufgebauten Kodes werden auch Tetradenkodes genannt.


Abbildung 5-25 Entwicklung unterschiedlicher BCD-Kodes aus dem reinen Binärkode

Abbildung 5-26 Zusammenstellung bekannter BCD-Kodes

Aufgrund seiner direkten Beziehung zum reinen Binärkode, ßt sich der 8-4-2-1-Kode schaltungstechnisch am einfachsten realisieren. Das entsprechende Schaltbild ist bereits durch Abbildung 5-24 vorgegeben. Dieser Kode eignet sich vor allen Dingenr Zählschaltungen, während eine Anwendung in Digitalrechnern wegen der schwierig zu realisierenden Subtraktion nicht in Betracht kommt. Beim AIKEN- und Exzeß-3-Kode handelt es sich um symmetrische Kodes; bezüglich der in Abbildung 5-25 angegebenen Symmetrielinie sind jeweils fünf Dezimalziffern in gleichen Absnden oberhalb und unterhalb dieser Linie angeordnet. Der Exzeß-3-Kode ist zudem ein reiner Anordnungskode, der sich aufgrund des folgenden Bildungsgesetzes ergibt:


dez(k ) =

 
k

i 1


 

 

 

 
W (i) S(i) 3                             Gl. 5-10


Der 4-2-2-1-Kode eignet sichr Anwendungsfälle mit hohen Zählgeschwindigkeiten, während sich der WHITE-Kode besondersr einfache Additionsschaltungen empfiehlt.

Bei numerisch gesteuerten Werkzeugmaschinen treten häufig Weg- oder Winkelmessungen auf. Dazu wird mittels einer optischen oder magnetischen Einrichtung eine vorgegebene Kodespur abgetastet und in eine Weg- oder Winkelgröße dekodiert. Zur Vermeidung von Abtastfehlern werden daher nur einschrittige Kodes verwendet. Dies sind z.B. der


 
GRAY- und der GLIXON-Kode, sowie der reflektierte Exzeß-3-Kode und der TOMPKINS-Kode II. Der GRAY- Kode geht beim Übergang von neun auf Null nicht einschrittig vor. Er ist somitr den Bereich einer Dekade geeignet. Die einschrittigen Kodes sind sämtliche Anordnungskodes und lassen sich sehr gut mit Hilfe der KARNAUGH- VEITCH-Tafeln konstruieren.

Bei einschrittigen Kodes ändert sich zur nächsthöheren bzw. -kleineren Dualzahl jeweils nur eine Stelle.

2.4  ZAHLERSCHALTUNGEN R BCD-KODES

2.4.1  ASYNCHRONZAHLER

Abbildung 5-27 zeigt die Schaltbilder von Asynchronhler mit AIKEN-, Exzeß-3- und WHITE-Kode, ohne d auf die Entwicklung weiter eingegangen wird. Den Abbildungen kann entnommen werden, d sich der WHITE-Kode mit einem Minimum an schaltungstechnischem Aufwand realisieren ßt. Der mitÜ” bezeichnete Ausgang kann als Übertragr eventuell folgende Zähldekaden verwendet werden. Dieser Ausgang muß nicht immer identisch mit dem letzten FF-Ausgang sein!

Abbildung 5-27 Asynchronhler mit BCD-Ausgängen a) AIKEN-Kode b) Exzeß-3-Kode c) WHITE-Kode

2.4.2  SYNCHRONZAHLER

Synchronhler sind im Gegensatz zu den entsprechenden Asynchronhlern im Aufbau komplizierter (vgl. dazu die Abbildung 5-27  und  Abbildung 5-28). Trotzdem lassen sich die  synchronen Versionen leichter konzipieren. Am Beispiel eines synchronen BCD-Zählers mit WHITE-Kode soll die Entwicklung eines Digitalzählers ausführlich beschrieben werden. Abbildung 5-29 zeigt das aus der Kode-Tabelle (Abbildung 5-26) abgeleitete Impulsdiagramm. Der Vergleich mit Abbildung 5-17a zeigt, d es sich wesentlich von dem eines 8-4-2-1-kodierten BCD-Zählers unterscheidet.


Abbildung 5-28 Synchronhler mit BCD-Ausgängen a) AIKEN-Kode    b) Exzeß-3-Kode           c) WHITE-Kode

Abbildung 5-29 Impulsdiagramm eines BCD-Zählers mit WHITE- Kode

Nach eingehender Betrachtung des Impulsdiagramms (Abbildung 5-29), können folgende Tatsachen festgestellt werden:

a) Q2 ändert den Zustand, wenn Q1 High ist;

b) Q3 ändert den Zustand, wenn Q2 High ist;

c) Q4 ändert den Zustand, wenn Q2 und Q3 High sind;

d) Q1 ändert sich analog zu c), wobei die Zustandsänderung von High auf Low nurr einen Takt

aufrecht erhalten bleibt.

Dabei ist zu beachten, daß nur dann eine Zustandsänderung erfolgen kann, wenn das entsprechende Taktsignal vorhanden ist. Aufgrund der Kenntnis der Funktionsweise eines JK-FF's kann mit den obigen Feststellungen der Schaltungsaufbau entwickelt werden.

Die Aussagen a) und b) sind formal identisch, so d sichr FF2 und FF3 der gleiche Teilaufbau ergeben muß (Abbildung  5-30).  Der  Ausgang  des  jeweils  vorhergehenden  FF's  wird  parallel  auf  die  JK-Eingänge  gelegt. Entsprechend Tabelle 4-6 ändert ein JK-FF seinen Zustand, wenn J=K=High ist (vgl. 1.2). Damit sind a) und b) erfüllt.


Die dritte Aussage c) unterscheidet sich von den ersten beiden nur dadurch, d nicht nur der Ausgang des einen vorhergehenden, sondern die Ausgänge der zwei vorhergehenden FF's auf High sein müssen, bevor eine Zustandsänderung erfolgt. Es ist also gegenüber Abbildung 5-30 lediglich eine Erweiterung der JK-Eingänge entsprechend Abbildung 5-31 vorzunehmen.

Abbildung 5-30 Mittlerer Schaltungsteil eines BCD-Zählers mit White-Kode

Abbildung 5-31 Rechter Schaltungsteil eines BCD-Zählers mit WHITE-Kode

Im Gegensatz zu den anderen Aussagen, darf sichr FF1 eine Zustandsänderung von High auf Low nur auf einen Takt beziehen, danach besteht wieder der Zustand Q1=High. Dieser bleibt solange bestehen wie Q2Q3 = Low gilt. Um diese Bedingung schaltungstechnisch zu realisieren, vergegenwärtigt man sich wieder Tabelle 4-6, welche das logische Verhalten des JK-FF's beschreibt. Unabhängig vom bestehenden Zustand ergibt sich am Ausgang ein High-Signal wenn J=High und K=Low (Zeile 3 in Tabelle 4-6). Das ßt sich auf die obige Bedingung übertragen, indem J nicht becksichtigt wird, also High ist und Q2 mit Q3 auf K gelegt wird (Abbildung 5-32). Solange wie Q2 und Q3 gleich Low sind, ergibt sich am Ausgang High. Sind dagegen beide auf High-Signal (Q2 und Q3), so geht der Ausgang in den komplemenren Zustand, denn J=K=High. Beim folgenden Taktimpuls ist Q2Q3 = Low (vgl. Abbildung 5-29), so dder Ausgang wieder auf High geht. Der Ausgangszustand Q1=Low besteht somit nurr einen Taktimpuls, was nach d) auch gefordert wurde.

Die obigen Überlegungen zeigen, d es mit der Vorgabe des Impulsdiagrammes und der ausschließlichen Kenntnis der

Funktionsweise eines JK-FF's möglich ist, einen entsprechenden Synchronhler zu konzipieren.


Abbildung 5-32 Linker Schaltungsteil eines BCD-Zählers mit WHITE-Kode

2.5  VOR-RÜCKWARTSZAHLER (ZWEIRICHTUNGSZAHLER)

Giltr zwei Dezimalzahlen, die entsprechend Gl. 5-6 aufgrund der Stellenwerte der FF's gebildet werden,

z(i+1) > z(i)                                            Gl. 5-11

so bezeichnet man derartige Zähler als Vorwärtszähler. In der Regel beginnen diese mit der Dualzahl 0000 (bei 4 Bit) und zählen dann bis zu einer vorgegebenen Endzahl, die größer ist als die Anfangszahl. Diese Zählweise läßt sich durch einfache schaltungstechnische Maßnahmen umkehren, so d man dann einen Rückwärtszähler erhält mit

z(i+1) < z(i)                                            Gl. 5-12

Abbildung 5-33a zeigt, d dazu nicht der Q-Ausgang, sondern der komplemenre Ausgang auf den Takteingang des jeweils folgenden FF's gelegt wird. Die Q-Ausgänge bleiben jedoch als Zählerausgänge erhalten, d.h., d diese nicht vertauscht werden. Bei der Zählung wird nicht mit demchsten Zahlenwert, sondern erst mit der Null begonnen. Erst beim nächsten Taktimpuls gehen sämtliche Q-Ausgänge auf High-Signal, der Zähler hat dann den höchsten Zustand erreicht (Abbildung 5-33b). Danach wird rückwärts bis zum Wert Null gezählt, womit der Sprung von Null auf den chsten Wert erneut erfolgt.

Integrierte Schaltungen mit ausschließlichckwärtshlenden Binärhlern werden im allgemeinen nicht hergestellt. Es wird die Kombination von Vor-undckwärtshlern auf einem IC bevorzugt. Durch eine interne Auswahllogik kann dann durch ein externes Signal die Betriebsart gewählt werden. Hauptanwendungsbereiche sind elektrische Schrittmotoren. Abbildung 5-34 zeigt die Zusammenfassung von Vor- undckwärtshler zu einem Zweirichtungshler r einen 4-Bit-Zähler. Analog dazu zeigt Abbildung 5-35 das Schaltbild des 4-Bit- Rückwärtszählers SN 74191 (FLJ 211). In den Datenbüchern findet sich dagegen eine Darstellung nach Abbildung 5-36. Beide sind völlig identisch! Bei derartigen “verwirrenden Darstellungsmethoden ist es sinvoll, eine Aufteilung in voneinander unabhängige Schaltungsteile vorzunehmen und diese dann getrennt zu behandeln. Nur dadurch ist es möglich, von komplexen zu übersichtlichen und teilweise sogar einfachen Schaltbildern zu kommen. Dieser Sachverhalt soll am Beispiel von Abbildung 5-36 gezeigt werden. Das in Abbildung 5-41 dargestellte Impulsdiagramm, welches gegenüber den Angaben des Datenbuchs zum besseren Versndnis modifiziert wurde, unterstützt dabei die folgenden Überlegungen.


Abbildung 5-33 4-Bit-Rückwärtshler a) Schaltbild  b) Impulsdiagramm

Abbildung 5-34 Aufbau eines Zweirichtungshlers

a) Vorwärtszähler                             b) Rückwärtszähler        c) Vor-Rückwärtszähler

VZ,RZ : Auswahllogik       T : Takteingang


Abbildung 5-35 Schaltbild des binären 4-Bit-Vor-Rückwärtshlers SN 74191 (FLJ 211)

Abbildung 5-36 Vor-Rückwärtshler entsprechend den Angaben eines Datenbuches (Siemens)

2.1  DER STELLEINGANG

Der Stelleingang dient mit den entsprechenden logischen Verknüpfungen nur zur Festlegung eines wohldefinierten

Ausgangszustandes zu Beginn des Zählens, also:

t = 0:                    QD = D

QC = C                                                                                                  Gl. 5-13

QB = B QA = A

Bei näherer Betrachtung des Schaltbildes erkennt man, d das Stellen unabhängig vom Taktsignal erfolgt, womit sich der wirksame Schaltungsteil erheblich vereinfacht (Abbildung 5-37). Da sämtliche FF's gleichberechtigt sind, brauchen die anzustellenden Überlegungen nur auf ein FF beschränkt zu werden, z.B. auf FFD, wie im folgenden. Die Ergebnisse sind uneingeschränkt auf die anderen FF's übertragbar.


Abbildung 5-37 Wirksamer Schaltungsteilr den Stellvorgang des 4-Bit-Vor-Rückwärtshlers

Liegt jetzt am Stelleingang z.B. ein High-Signal, so wird dieses durch Gatter 1 invertiert und gelangt als Low-Signal an die Gatter 2 und 3, jeweils NICHT-UND-Gatter. Entsprechend Abbildung 5-37 bedeutet dies, d die Gatter 2 und 3 unabhängig vom zweiten Eingangssignal am Ausgang grundsätzlich ein High-Signal aufweisen.r R=S=High behält ein RS-FF den Zustand bei, es zeigt Speicherverhalten. Die Stelleingänge, die direkt auf den Slave-Teil des JK-FF's wirken, sind somit gesperrt. Ein High-Signal am Stelleingang beeinflt also weder den Stell- noch den Zählvorgang.

Liegt dagegen am Stelleingang ein Low-Signal, so ergeben sich andere Konstellationen. An den beiden NICHT-UND- Gattern 2 und 3 liegt dann wegen der Inversion durch Gatter 1 ein High-Signal. Das bedeutet, d die NICHT-UND- Gatterr den jeweils zweiten Eingang wie ein Inverter wirken. Daraus folgt weiter, d der D-Eingang dann durch Gatter 3 und anschließend durch Gatter 2 zweimal invertiert wird, also wieder den ursprünglichen Zustand aufweist. Damit vereinfacht sich der wirksame Schaltungsteil noch einmal (Abbildung 5-38). Die Stelleingänge A..D wirken jetzt so auf den Slave-Teil der JK-FF's, d grundsätzlich (Gl. 5-13) gilt.

Abbildung 5-38 Wirksamer Schaltungsteilr den Stellvorgang des 4-Bit-Vor-Rückwärtshlers, wenn am

Stelleingang ein Low-Signal liegt

2.2  DAS VORWARTSZAHLEN

Auf die Unabhängigkeit des Stellvorgangs in bezug auf den Zählvorgang wurde bereits hingewiesen. Die Betriebsart

“Stellen”  braucht  somit  nicht  weiter  becksichtigt  zu  werden.  Weiterhin  wird  jetzt  angenommen,  d das


“Vorwärtshlen” erfolgen soll, d.h. an den Steuereingängen Freigabe EIN” und “Betriebsart” liegt jeweils ein Low- Signal (ergibt sich aus den Datenunterlagen).

Abbildung 5-39 Wirksamer Schaltungsteilr das Vorwärtshlen

Mit den obigen Bedingungen ergibt sich der durch Abbildung 5-39 dargestellte wirksame Schaltungsteil. Es entfallen jeweils die UND-Gatter, da grundsätzlich ein Eingang durch die Wahl der Betriebsart auf Low liegt und somit automatisch die anderen wegen der UND-Bedingung gesperrt sind. Ebenfalls wird durch Abbildung 5-39 deutlich, daß es sich um einen Synchronhler handelt, der sich von Abbildung 5-17 nur unwesentlich unterscheidet (Ausgänge “Übertrag“ und “Freigabe AUS). Die Negation des Taktsignals im Gegensatz zu allen bisherigen Zählerschaltungen hat keine Auswirkung auf den Zählvorgang; statt der negativen bewirkt jetzt die positive Flanke des Taktsignales das Schalten der FF's. Auf die AusgängeÜbertrag und “Freigabe-AUS wird an anderer Stelle eingegangen.

2.3  DAS RÜCKWARTSZAHLEN

 
Für diese Zählart ist ein High-Signal am Steuereingang “Betriebsart” notwendig. Der EingangFreigabe EIN” bleibt allerdings weiterhin auf Low-Signal. Der wirksame Schaltungsteil unterscheidet sich somit von Abbildung 5-39, dem Vorwärtshlen, nur durch die Vertauschung der Q- mit den komplemenren Q -Ausgängen. Die Zählerausgänge QA..QD bleiben jedoch erhalten (Abbildung 5-40).

Abbildung 5-40 Wirksamer Schaltungsteilr dasckwärtshlen


2.4  DIE STEUEREINGANGE UND -AUSGANGE

Abschließend soll kurz die Bedeutung der einzelnen Steuereingänge und -ausgänge angesprochen werden. Ein High- Signal am Eingang “Freigabe EIN” sperrt den gesamten Zählvorgang, der Zähler steht. Dagegen ermöglicht ein Low- Signal unabhängig von der gewählten Betriebsart das Zählen (Abbildung 5-41). Der Steuerausgang Übertrag“ kennzeichnet denchsten Zählstand, also QA=QB=QC=QD=High. Nurr diesen Zustand ändert sich das Signal an diesem Ausgang, mit dem dann weitere Zähler entsprechend gesteuert werden können.

Abbildung 5-41 Impulsdiagramm des 4-Bit-Vor-Rückwärtshlers SN 74191 (FLJ 211)

2.6  ZAHLER ALS FREQUENZTEILER

hler und Frequenzteiler wurden bislang unabhängig voneinander behandelt, obwohl auf bestehende Analogien hingewiesen wurde. Frequenzteiler haben die Aufgabe, eine bestimmte Anzahl von Impulsen zu hlen, ein Signal abzugeben und dann wieder von vorne zu beginnen. Dies ist auch eine typische Aufgaber einen Zähler, wenn durch zusätzliche Gatter dar gesorgt wird, d der Zähler mit Erreichen der Maximalzahl N zurückgesetzt wird.

Dem Ausgangskode kommtr die Funktion des Teilens keine Bedeutung zu, so d formal ein beliebiger Teil der gesamten Zählfolge eines Zählers unbecksichtigt bzw. übersprungen werden kann. Entscheidend ist nur, d die Periodendauer des Ausgangssignals das N-fache der des Eingangssignals beträgt. Tabelle 5-3 zeigt als Beispiel das logische Verhalten eines reinen 4-Bit-Binärhlers. Um hiermit einen 10:1 Frequenzteiler zu realisieren, kann z.B. der Teil 10..14 der gesamten Zählfolge übersprungen werden.

Tabelle 5-3 Logisches Verhalten eines 10:1 Teilers

Logisches Verhalten

Zählfolge

Ausgänge

Q4

Q3

Q2

Q1

0

L

L

L

L

1

L

L

L

H

2

L

L

H

L

3

L

L

H

H

4

L

H

L

L

5

L

H

L

H

6

L

H

H

L

7

L

H

H

H

8

H

L

L

L

9

H

L

L

H

10

H

L

H

L


11

H

L

H

H

12

H

H

L

L

13

H

H

L

H

14

H

H

H

L

15

H

H

H

H

 
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Ausgehend von Tabelle 5-3 kann bereits eine erste Regelr die Verwendung von Zählern als Frequenzteiler formuliert werden:

Regel 1: Für einen N:1 Frequenzteiler werden mindestens n FF's benötigt, wobei n = ld(N+1) (ld:Dyadischer Logarithmus). Die FF's werden zu einem asynchronen oder synchronenhler mit beliebiger Ausgangskodierung zusammengeschaltet.mtliche Ausgänge Q(i) (i=1,,n), die bei der Dezimalzahl N-1 (Zählfolge mit Null beginnend!) auf High-Signal liegen, werden zusammen mit dem Taktsignal auf ein NICHT-UND-Gatter gelegt. Der Ausgang dieses Gatters stellt zum einen das geteilte (untersetzte) Eingangssignal dar und wird zum anderen zum Setzen der FF's verwendet, die bei N-1 auf Low-Signal liegen.

Für den als Beispiel angeführten 10:1 Frequenzteiler, bestehend aus einem 4-Bit-Binärzähler, folgt daraus, daß die Ausgänge der FF's 1 und 4 mit dem Taktsignal auf ein NICHT-UND-Gatter geführt werden;r N-1=9 ergibt sich aus Tabelle 5-3, d Q4=Q1=High gilt. Der Ausgang des NICHT-UND-Gatters wird entsprechend der formulierten Regel auf die Setzeingänge der verbleibenden FF's, also FF2 und FF3, zurückgeführt.

Abbildung 5-42 zeigt das Schaltbild mit dem daraus folgenden Impulsdiagramm. Mit dem 10. Taktimpuls ist die UND- Bedingung des NICHT-UND-Gatters erfüllt, womit dieses von High auf Low wechselt. Gleichzeitig werden dadurch die FF's 2 und 3 durch Einwirkung auf den Slave-Teil auf High gesetzt. Während desselben Taktimpulses, also des 10., sorgt die negative Flanke dieses Taktimpulses dafür, d mtliche FF's auf Low gesetzt werden; der Zähler beginnt von vorne.

Abbildung 5-42 4-Bit-Binärhler als 10:1 Frequenzteiler a) Schaltbild  b) Impulsdiagramm

Der Vorteil eines derartigen Frequenzteilers liegt in der allgemein geringeren Anzahl betigter FF's. Nach den in 1 angegebenen Regeln, betigt man z.B.r einen 37:1 Frequenzteiler insgesamt sieben FF's, denn:

37 = 36+1 = 49+1 = 4(8+1) = 2(2 +1)+1.                                    Gl. 5-14

2+3 +1 +1 = 7 FF's

Dagegen betigt man bei der Vewendung eines Zählers nur sechs FF's, denn 26>37. Allerdings kommt hier noch das angegebene NICHT-UND-Gatter dazu.


Betrachtet man die im Handel erhältlichen Zähler, so fällt auf, d die Setzeingänge nicht nach FF's getrennt an die äeren Anschlüsse geführt werden (Abbildung 5-43). Somit ßt sich die Regel 1 nicht auf derartige IC's anwenden.

Regel 2: Für einen N:1 Frequenzteiler werden mindestens n FF's benötigt, wobei n = ld(N+1) (ld: Dyadischer Logarithmus). Die FF's werden zu einem asynchronen oder synchronen hler beliebiger Ausgangskodierung zusammengeschaltet. Die Ausgänge Q(i) (i=1,,n), die mit Erreichen der Zahl N (Zählfolge mit Null beginnend!) auf High-Signal liegen, werden auf ein UND-Gatter geführt. Dessen Ausgang wird auf sämtliche Rücksetzeingänge der FF's gelegt. Gleichzeitig kann dieser Ausgang als geteiltes (untersetztes) Signal benutzt werden.

Abbildung 5-43 Anschlußbelegung eines 4-Bit-Binärhlers

Abbildung 5-44 4-Bit-Binärhler als Frequenzteiler mit unterschiedlichen Teilungsverhältnissen a) 7:1  b) 9:1  c) Impulsdiagramm zu 9:1

d) 10:1  e) 11:1  f) 12:1 g) 13:1  h) 14:1  i) 15:1

Abbildung 5-44 zeigt die Anwendung der Regel 2 am Beispiel mehrerer Teilungsverhältnisse.r den 9:1 Teiler ist dabei exemplarisch das Impulsdiagramm mit angegeben. Das in dem verwendeten Zähler-IC vorhandene NICHT-UND- Gatter wird dabei mitverwendet, so d der zusätzliche Aufwand an Gattern minimal ist. Eine Kombination mehrerer Frequenzteiler ist ebenfalls möglich. So kann z.B. ein 14175:1 Teiler durch Hintereinanderschalten eines 7:1, 9:1 und


zweier 15:1 Teiler entsprechend Abbildung 5-44 erstellt werden. Läßt sich das Teilungsverhältnis nicht in Faktoren von

2..15 zerlegen, so müssen erst die Zähler hintereinandergeschaltet und dann eine cksetzungr sämtliche vorgenommen werden. Dabei kann es jedoch erforderlich sein, ein UND-Gatter mit mehr als vier Eingängen verwenden zu müssen.

3  SCHIEBEREGISTER

Die Schieberegister stellen prinzipiell einen Spezialfall synchroner Binärzähler dar. die Eingangsinformationen (Taktsignale) werden jetzt nicht mehr in Form eines vorgegebenen Kodes dual verschlüsselt, sondern in Abhängigkeit des Taktsignals nur von FF zu FF weitergegeben, sozusagen geschoben. Die Zählkapazität von Schieberegistern ist daher unmittelbar auf die Anzahl der verwendeten FF's beschränkt.

Abbildung 5-45 Universelles 8-Bit-Schieberegister (nach Siemens)

a) Anschlußbelegung  b) Schaltbild  c) Logisches Verhalten

Ausgehend vom Baustein SN 74198 (FLJ 311), soll das Schaltverhalten eingehend untersucht werden. Es handelt sich um ein 24-poliges IC (Abbildung 5-45a), welches auf den ersten Blick völlig unverständlich erscheint. Auch das Schaltbild ßt eine Beschreibung nicht ohne weiteres zu. Es ist daher wieder ratsam, das gesamte Schaltbild in voneinander unabhängige Teile zu zerlegen. Abbildung 5-45b zeigt ein Schieberegister mit serieller oder paralleler Dateneingabe. Beide Begriffe sind zu kren. Vorerst soll der Betrieb mit serieller Dateneingabe betrachtet werden. Die Paralleleingänge A-H in Abbildung 5-45b sind daher momentan ohne Bedeutung. Unter dieser Becksichtigung ergibt sich dann wirksamer Schaltungsteil, wie  er  durch Abbildung 5-47  dargestellt ist. Eine weitere Vereinfachung ist möglich, wenn zwischen Rechtsschiebe- und Linksschiebebetrieb unterschieden wird. Im ersten Fall werden die Daten von QA in Richtung QB und im zweiten Fall genau entgegengesetzt geschoben.r einen Rechtsschiebebetrieb zeigt Abbildung 5-48 das aus Abbildung 5-47 folgende wirksame Schaltbild, mit welchem sich die Funktionsweise eines Schieberegisters leicht erklären läßt.


Abbildung 5-46 Wirksamer Schaltungsteil des Schieberegistersr den Betrieb mit serieller Datenübertragung a) Linksschiebebetrieb  b) Rechtsschiebebetrieb

Voraussetzung r die Gültigkeit von Abbildung 5-47 ist ein High-Signal am Stelleingang S1 und ein Low-Signal am Stelleingang Sr (vgl. dazu Abbildung 5-45c); es entfallen dann sämtliche in Abbildung 5-46a unter den FF's liegenden UND-Gatter. Das rechte der jeweils nebeneinanderliegenden UND-Gatter zeigt wegen S1=Low, da S1=High, am Ausgang grundsätzlich ein Low-Signal an.  Das jeweils linke UND-Gatter zeigt wegen Sr=High, da Sr=Low, am Ausgang grundsätzlich das Signal des zweiten Eingangs an. Das über den UND-Gattern liegende NICHT-ODER-Gatter (Abbildung 5-46a) wird somit zu einem einfachen Inverter. Vor den J-Vorbereitungseingängen liegt ein weiterer Inverter, so daßr diesen Eingang beide NICHT-Gatter entfallen können (doppelte Negation). Die K- Vorbereitungseingänge erhalten jeweils das invertierte Signal. Vor dem K-Eingang des ersten FF's wird daher symbolisch ein NICHT-Gatter gelegt (Abbildung 5-46b), währendr die restlichen FF's der zu Q komplementäre Ausgang verwendet werden kann, denn der Ausgang der FF's A..G steuert die JK-Vorbereitungseingänge der FF's B..H.

Das Taktsignal bestimmt jetzt lediglich die Geschwindigkeit, mit der die am Serieneingang SEr anstehenden Daten durch die einzelne FF's geschoben werden. Abbildung 5-47 zeigt ein entsprechendes Impulsdiagramm, welches auch gleichzeitig die Bedeutung der einzelnen Steuereingänge verdeutlicht. Weiterhin kann der Darstellung entnommen werden, daß ein Schieberegister als sogenannter Serien-Parallel-Umsetzer verwendet werden kann. Eine seriell eingegebene 8-Bit-Information wird in eine äquivalente parallel anstehende Information umgesetzt. Eine Serien-Parallel- Umsetzung findet eine Anwendung bei der Übertragung von binär kodierten Daten, z.B. Fernschreiber, Drucker. Im Gegensatz zur parallelen Datenübertragung betigt man hier im Extremfall nur zwei Datenleitungen. Durch eine Synchronisation ist dabei sicherzustellen, d immer die richtigen Intervalle umgesetzt werden. Dies erfolgt durch sogenannte Start- und Stopbits.


Abbildung 5-47 Impulsdiagramm des 8-Bit-Schieberegistersr einen Betrieb mit serieller Datenübertragung und Rechtsschiebebetrieb

In Abbildung 5-47 entspricht die parallel anstehende Information der seriell eingegebenen nurr das Zeitintervall zwischen dem 7. und 8. Takt. Zu beachten ist noch, daß die über den Serieneingang zuletzt eingegebene Information am Ausgang des ersten FF's ansteht.

Wird ein Schieberegister als sogenanntes Stackregister verwendet, wie es in Taschen- und Tischrechnern der Fall ist, so muß es auch möglich sein, die eingelesenen (gespeicherten) Informationen wieder in umgekehrter Reihenfolge auszulesen, d.h. die zuletzt eingegebene Information wird zuerst ausgegeben. Dieses Rückwärts- oder Linksschieben erfolgt durch eine im IC vorhandene Auswahllogik (Abbildung 5-45b), die die Ausgänge der FF's nicht auf den Eingang des folgenden, sondern des vorhergehenden FF's schaltet. Die seriellen Daten werden jetzt über den Eingang SEl in das letzte FF eingegeben und dann in Abhängigkeit vom Taktsignal in Richtung des ersten FF's weitergeschoben. Die in den FF's bereits gespeicherten Informationen werden dadurch automatisch wieder ausgelesen (am ersten FF). Das Impulsdiagramm entspricht im wesentlichen Abbildung 5-47, dem Rechtsschiebebetrieb, ist aber zusammenhängend noch einmal durch Abbildung 5-48 dargestellt.

Abbildung 5-48 Zusammenhängendes Impulsdiagramm des 8-Bit-Schieberegisters

Sollen Schieberegister als  Endglieder einer  seriellen Datenübertragungsstrecke verwendet werden, indem sie  eine Serien-Parallel-Umsetzung vornehmen, so muß als Anfangsglied dieser Kette erst eine Parallel-Serien-Umsetzung stattfinden, denn Taschen- und Tischrechner stellen intern Daten grundsätzlich in paralleler Form dar. Dazu verfügt das Schieberegister nach Abbildung 5-45 über Parallel-Eingänge, die es mit dem Steuereingang R ermöglichen, parallel


anstehende Daten direkt an die entsprechenden FF's weiterzugeben. Danach können diese Daten mit Hilfe eines Taktsignales nach rechts oder links geschoben und dann am rechten bzw. linken FF-Ausgang in serieller Form entnommen werden.

Das Impulsdiagramm Abbildung 5-48 zeigt auch die Bedeutung der anderen, nicht weiter behandelten Steuereingänge. Der Rückstelleingang R ermöglicht zum Beispiel das gleichzeitige Setzen mtlicher FF's auf Low-Signal.

4  SCHIEBEREGISTER ALS ZAHLER

Ein beliebiges Schieberegister läßt sich auch als Synchronhler verwenden, wenn der Ausgang des letzten FF's entsprechend Abbildung 5-49 auf den Eingang des ersten FF's zurückgeführt wird. Ausgehend von der Annahme, daß sämtliche FF's über den Rückstelleingang auf Q(i)=Low (i=A,,H) gesetzt werden (vgl. Abbildung 5-45c). Das High- Signal des QA-Ausgangs wird dann mit dem Taktsignal im Kreis herumgeschoben, so d ein derartiger Zähler auch als

Ringzähler  bezeichnet  wird.  Abbildung  5-52  zeigt  die  Zuordnung  der  einzelnen  Ausgangszustände  zu  den

entsprechenden Dezimalzahlen. Daraus wird ersichtlich, daß ein Ringhler im Gegensatz zu den Dualzählern nur eine

hlkapazität von n-1 aufweist (n: Anzahl der FF's).

Abbildung 5-49 Verwendung eines Schieberegisters als Synchronhler durch